現(xiàn)代數(shù)字系統(tǒng)設計（第2版）

目錄
前言
第1章緒論
1.1現(xiàn)代數(shù)字系統(tǒng)設計簡介
1.1.1現(xiàn)代數(shù)字系統(tǒng)設計流程
1.1.2自頂向下設計方法
1.1.3設計準則
1.2現(xiàn)代數(shù)字系統(tǒng)設計的硬件基礎
1.2.1PLD發(fā)展歷程
1.2.2CPLD與FPGA
1.2.3PLD發(fā)展趨勢
1.2.4PLD主要應用領域和應用前景
1.3現(xiàn)代數(shù)字系統(tǒng)設計的開發(fā)環(huán)境
1.3.1開發(fā)環(huán)境
1.3.2硬件描述語言
思考題
第2章硬件基礎
2.1可編程邏輯器件分類
2.2Altera PLD系列及特性
2.3典型復雜可編程邏輯器件結構
2.3.1可編程邏輯器件的基本結構
2.3.2復雜可編程邏輯器件
2.4典型現(xiàn)場可編程門陣列結構
2.4.1Cyclone IV系列內部主要結構
2.4.2FPGA器件選用規(guī)則
2.5PLD的一般設計流程
思考題
第3章Verilog HDL基本構件
3.1Verilog HDL簡介
3.2Verilog HDL程序的基本結構
3.3Verilog HDL的基本要素
3.3.1識別符
3.3.2注釋
3.3.3系統(tǒng)任務和函數(shù)
3.3.4編譯指令
3.3.5數(shù)值表示
3.3.6數(shù)據(jù)類型
3.3.7參數(shù)
3.3.8操作數(shù)
3.4操作符
3.4.1算術操作符
3.4.2關系操作符
3.4.3邏輯操作符
3.4.4按位操作符
3.4.5縮位操作符
3.4.6移位操作符
3.4.7條件操作符
3.4.8連接和復制操作符
思考題
第4章Verilog HDL進階
4.1內置門
4.1.1多輸入門
4.1.2多輸出門
4.1.3三態(tài)門
4.1.4上拉、下拉電阻
4.1.5MOS開關
4.1.6雙向開關
4.1.7門傳輸延時
4.1.8實例數(shù)組
4.1.9內置門應用的簡單實例
4.2用戶原語
4.2.1組合電路UDP
4.2.2時序電路UDP
4.3數(shù)據(jù)流建模
4.3.1連續(xù)賦值語句
4.3.2線網(wǎng)說明賦值
4.3.3延時
4.4行為建模
4.4.1initial語句
4.4.2always語句
4.4.3事件控制
4.4.4語句塊
4.4.5過程性賦值
4.4.6常用過程語句
4.5結構建模
4.5.1結構建模的基本單元
4.5.2模塊調用的結構建模方式
4.5.3簡單結構建模舉例
4.6任務及函數(shù)
4.6.1任務
4.6.2函數(shù)
4.6.3系統(tǒng)任務和系統(tǒng)函數(shù)
4.6.4禁止語句
思考題
第5章軟件使用流程
5.1主界面介紹
5.2設計流程
5.2.1新建源文件
5.2.2新建工程
5.2.3邏輯綜合
5.2.4仿真流程
5.2.5鎖定引腳與下載
思考題
第6章設計實例
6.1組合電路語言描述
6.1.1二選一數(shù)據(jù)選擇器
6.1.2四選一數(shù)據(jù)選擇器
6.1.3七段顯示譯碼器
6.1.4普通譯碼器設計
6.2時序電路語言描述
6.2.1脈沖觸發(fā)的D觸發(fā)器
6.2.2十進制計數(shù)器
6.2.3彩燈控制器
6.3綜合設計實例
6.3.1可校時的24制數(shù)字鐘
6.3.2基于FPGA的點鈔機紙幣圖像
雙向錄入系統(tǒng)
思考題
第7章數(shù)字電路和數(shù)字系統(tǒng)實驗
實驗一四選一數(shù)據(jù)選擇器
實驗二七段譯碼器
實驗三BCD碼全加器
實驗四十進制計數(shù)器
實驗五彩燈控制器
實驗六掃描數(shù)碼顯示
實驗七數(shù)顯頻率計
實驗八數(shù)字搶答器
實驗九多功能數(shù)字鐘
實驗十直接數(shù)字頻率合成器
附錄
附錄AVerilog HDL關鍵詞
附錄BVerilog HDL文法
附錄C可編程邏輯器件芯片常用封裝
附錄D邏輯符號對照表
參考文獻