CMOS集成電路閂鎖效應(yīng)

定　價(jià)：￥99.00

作　者：	溫德通著
出版社：	機(jī)械工業(yè)出版社
叢編項(xiàng)：	IC工程師精英課堂
標(biāo)　簽：	暫缺

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ISBN：	9787111645870	出版時(shí)間：	2020-04-01	包裝：	平裝
開(kāi)本：	16開(kāi)	頁(yè)數(shù)：		字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　本書(shū)通過(guò)具體案例和大量彩色圖片，對(duì)CMOS集成電路設(shè)計(jì)與制造中存在的閂鎖效應(yīng)（Latch-up）問(wèn)題進(jìn)行了詳細(xì)介紹與分析。在介紹了CMOS集成電路寄生效應(yīng)的基礎(chǔ)上，先后對(duì)閂鎖效應(yīng)的原理、觸發(fā)方式、測(cè)試方法、定性分析、改善措施和設(shè)計(jì)規(guī)則進(jìn)行了詳細(xì)講解，隨后給出了工程實(shí)例分析和寄生器件的ESD應(yīng)用，為讀者提供了一套理論與工程實(shí)踐相結(jié)合的閂鎖效應(yīng)測(cè)試和改善方法。本書(shū)面向從事微電子、半導(dǎo)體與集成電路行業(yè)的朋友，旨在給業(yè)內(nèi)人士提供簡(jiǎn)單易懂并且與實(shí)際應(yīng)用相結(jié)合的圖書(shū)，同時(shí)也適合相關(guān)專業(yè)的本科生和研究生閱讀。

作者簡(jiǎn)介

　　溫德通，ESD設(shè)計(jì)工程師，畢業(yè)于西安電子科技大學(xué)科技大學(xué)微電子學(xué)院，從事集成電路工藝制程整合，器件、閂鎖效應(yīng)和ESD電路設(shè)計(jì)方向工作十余年。目前已出版圖書(shū)《集成電路制造工藝與工程應(yīng)用》和《CMOS集成電路閂鎖效應(yīng)》。

圖書(shū)目錄

目錄
寫(xiě)作緣由與編寫(xiě)過(guò)程
致謝
第1章引言
1.1 閂鎖效應(yīng)概述
1.1.1 閂鎖效應(yīng)出現(xiàn)的背景
1.1.2 閂鎖效應(yīng)簡(jiǎn)述
1.2 閂鎖效應(yīng)的研究概況
1.3 小結(jié)
參考文獻(xiàn)
第2章 CMOS集成電路寄生雙極型晶體管
2.1 雙極型晶體管原理
2.1.1 雙極型晶體管的工藝結(jié)構(gòu)
2.1.2 雙極型晶體管的工作原理
2.1.3 雙極型晶體管的擊穿電壓
2.1.4 利用雙極型晶體管分析PNPN的閂鎖效應(yīng)
2.2 CMOS集成電路中的寄生效應(yīng)
2.2.1 CMOS中的阱電阻
2.2.2 CMOS中的寄生雙極型晶體管
2.2.3 HV- CMOS中的寄生雙極型晶體管
2.2.4 BCD中的寄生雙極型晶體管
2.3 小結(jié)
參考文獻(xiàn)
第3章閂鎖效應(yīng)的分析方法
3.1 閂鎖效應(yīng)的分析技術(shù)
3.1.1 傳輸線脈沖技術(shù)
3.1.2 直流測(cè)量技術(shù)
3.2 兩種結(jié)構(gòu)的閂鎖效應(yīng)簡(jiǎn)介
3.2.1 PNPN閂鎖效應(yīng)
3.2.2 NPN閂鎖效應(yīng)
3.3 小結(jié)
參考文獻(xiàn)
第4章閂鎖效應(yīng)的物理分析
4.1 閂鎖效應(yīng)的觸發(fā)機(jī)理分類
4.1.1 NW襯底電流觸發(fā)
4.1.2 PW襯底電流觸發(fā)
4.1.3 NW和PW襯底電流同時(shí)觸發(fā)
4.2 閂鎖效應(yīng)的觸發(fā)方式
4.2.1 輸出或者輸入管腳的浪涌信號(hào)引起PN結(jié)導(dǎo)通
4.2.2 電源管腳的浪涌信號(hào)引起擊穿或者穿通
4.2.3 電源上電順序引起的閂鎖效應(yīng)
4.2.4 場(chǎng)區(qū)寄生MOSFET
4.2.5 光生電流
4.2.6 NMOS熱載流子注入
4.3 小結(jié)
參考文獻(xiàn)
第5章閂鎖效應(yīng)的業(yè)界標(biāo)準(zhǔn)和測(cè)試方法
5.1 JEDEC概述
5.2 閂鎖效應(yīng)的測(cè)試
5.2.1 電源過(guò)電壓測(cè)試V- test
5.2.2 過(guò)電流測(cè)試I- test
5.3 與無(wú)源元件相連的特殊管腳
5.3.1 特殊性質(zhì)的管腳
5.3.2 特殊管腳的案例
5.4 閂鎖失效判斷
5.5 實(shí)際案例
5.5.1 過(guò)電壓測(cè)試V- test案例
5.5.2 過(guò)電流測(cè)試I- test案例
5.6 小結(jié)
參考文獻(xiàn)
第6章定性分析閂鎖效應(yīng)
6.1 實(shí)際工藝定性分析
6.1.1 MOS器件之間的閂鎖效應(yīng)
6.1.2 二極管之間的閂鎖效應(yīng)
6.1.3 二極管與MOS器件之間的閂鎖效應(yīng)
6.1.4 N型阱與1.8V PMOS/13.5V PMOS之間的閂鎖效應(yīng)
6.1.5 N型阱與1.8V P- diode /13.5V P- diode之間的閂鎖效應(yīng)
6.2 特定條件定性分析
6.2.1 電壓定性分析
6.2.2 版圖定性分析
6.3 小結(jié)
第7章觸發(fā)閂鎖效應(yīng)的必要條件
7.1 物理?xiàng)l件
7.1.1 回路增益β n β p >1
7.1.2 阱等效電阻 R n 和 R p 足夠大
7.1.3 形成低阻通路
7.2 電路偏置條件
7.2.1 電源電壓大于自持電壓
7.2.2 瞬態(tài)激勵(lì)足夠大
7.2.3 適合的偏置條件
7.3 小結(jié)
第8章閂鎖效應(yīng)的改善方法
8.1 版圖級(jí)抗閂鎖措施
8.1.1 減小 R n 和 R p
8.1.2 減小β n 和β p
8.1.3 加少子和多子保護(hù)環(huán)
8.2 工藝級(jí)抗閂鎖措施
8.2.1 外延CMOS技術(shù)
8.2.2 NBL深埋層技術(shù)
8.2.3 SoI CMOS技術(shù)
8.2.4 深溝槽隔離技術(shù)
8.2.5 倒阱工藝技術(shù)
8.2.6 增大NW結(jié)深
8.3 電路級(jí)抗閂鎖措施
8.3.1 串聯(lián)電阻
8.3.2 反偏阱
8.4 小結(jié)
參考文獻(xiàn)
第9章閂鎖效應(yīng)的設(shè)計(jì)規(guī)則
9.1 IO電路的設(shè)計(jì)規(guī)則
9.1.1 減小寄生雙極型晶體管放大系數(shù)
9.1.2 改善阱等效電阻
9.1.3 加少子和多子保護(hù)環(huán)
9.2 內(nèi)部電路的設(shè)計(jì)規(guī)則
9.2.1 抑制瞬態(tài)激勵(lì)
9.2.2 防止自身寄生雙極型晶體管開(kāi)啟
9.3 小結(jié)
參考文獻(xiàn)
第10章閂鎖效應(yīng)的實(shí)例分析
10.1 器件之間的閂鎖效應(yīng)
10.1.1 輸出電路18V PMOS與18V NMOS之間的閂鎖效應(yīng)
10.1.2 內(nèi)部電路5V PMOS與5V NMOS之間的閂鎖效應(yīng)
10.1.3 電源保護(hù)電路13.5V P- diode與13.5V NMOS之間的閂鎖效應(yīng)
10.2 器件與阱之間的閂鎖效應(yīng)
10.3 閂鎖效應(yīng)測(cè)試擊毀Poly電阻
10.4 小結(jié)
第11章寄生器件的ESD應(yīng)用
11.1 寄生NPN的ESD應(yīng)用
11.1.1 NMOS寄生NPN
11.1.2 寄生NPN非均勻?qū)▎?wèn)題
11.1.3 GTNMOS電源鉗位保護(hù)電路
11.1.4 STNMOS電源鉗位保護(hù)電路
11.2 寄生PNPN的ESD應(yīng)用
11.2.1 CMOS寄生PNPN
11.2.2 寄生PNPN電源鉗位ESD保護(hù)電路
11.2.3 PNPN結(jié)構(gòu)的設(shè)計(jì)規(guī)則
11.3 小結(jié)
總結(jié)