數(shù)字設計：原理與實踐（原書第5版）

Digital Design: Principles and Practices, Fifth Edition 

出版者的話 

譯者序 

前言 

第1章　引言1 

1.1　關于數(shù)字設計1 

1.2　模擬與數(shù)字2 

1.3　模擬信號5 

1.4　數(shù)字邏輯信號5 

1.5　邏輯電路與門電路6 

1.6　數(shù)字設計的軟件技術9 

1.7　集成電路11 

1.8　邏輯族和CMOS13 

1.9　CMOS邏輯電路13 

1.10　可編程器件17 

1.11　專用集成電路19 

1.12　印制電路板19 

1.13　數(shù)字設計層次20 

1.14　成本最小化22 

1.15　繼續(xù)學習23 

訓練題23 

第2章　數(shù)制和編碼24 

2.1　按位計數(shù)制24 

2.2　二進制、八進制和十六進制25 

2.3　二–十進制轉換27 

2.4　二進制數(shù)的加法和減法29 

2.5　負數(shù)的表示31 

2.5.1　原碼表示法31 

2.5.2　補碼數(shù)制31 

2.5.3　二進制補碼表示法32 

*2.5.4　二進制反碼表示法33 

*2.5.5　余碼表示法33 

2.6　二進制補碼的加法和減法33 

2.6.1　加法規(guī)則33 

2.6.2　圖示法34 

2.6.3　溢出35 

2.6.4　減法規(guī)則35 

2.6.5　二進制補碼與無符號二進制數(shù)36 

*2.7　二進制反碼的加法和減法37 

*2.8　二進制乘法38 

*2.9　二進制除法39 

*2.10　十進制數(shù)的二進制編碼40 

2.11　格雷碼42 

*2.12　字符編碼43 

2.13　動作、條件和狀態(tài)的編碼45 

*2.14　n維體與距離46 

*2.15　檢錯碼和糾錯碼47 

2.15.1　檢錯碼48 

2.15.2　糾錯碼與多重檢錯碼49 

2.15.3　漢明碼51 

2.15.4　循環(huán)冗余校驗碼53 

2.15.5　二維碼53 

2.15.6　校驗和碼55 

2.15.7　n中取m碼55 

2.16　用于串行數(shù)據傳輸與存儲的編碼55 

2.16.1　并行/串行數(shù)據55 

*2.16.2　串行線路編碼56 

參考資料58 

訓練題59 

練習題61 

第3章　開關代數(shù)和組合邏輯64 

3.1　開關代數(shù)65 

3.1.1　公理66 

3.1.2　單變量定理67 

3.1.3　二變量定理和三變量定理68 

3.1.4　n變量定理69 

3.1.5　對偶性71 

3.1.6　邏輯函數(shù)的標準表示法72 

3.2　組合電路分析74 

3.3　組合電路的綜合79 

3.3.1　電路描述與設計80 

3.3.2　電路處理82 

3.3.3　組合電路最小化85 

*3.3.4　卡諾圖86 

*3.4　時序冒險88 

3.4.1　靜態(tài)冒險88 

3.4.2　利用卡諾圖發(fā)現(xiàn)靜態(tài)冒險89 

3.4.3　動態(tài)冒險91 

3.4.4　設計無冒險電路91 

參考資料92 

訓練題93 

練習題 94 

第4章　數(shù)字設計實踐97 

4.1　文檔標準97 

4.1.1　方框圖98 

4.1.2　門的符號100 

4.1.3　信號名和有效電平101 

4.1.4　引腳的有效電平102 

4.1.5　常量邏輯信號103 

*4.1.6　“圈到圈”邏輯設計104 

4.1.7　HDL模型中的信號命名106 

4.1.8　繪制布局圖108 

4.1.9　總線110 

4.1.10　附帶的圖示信息111 

4.2　電路時序112 

4.2.1　時序圖112 

4.2.2　傳輸延遲114 

4.2.3　時序說明115 

*4.2.4　采樣時序說明116 

4.2.5　時序分析工具119 

4.3　基于HDL的數(shù)字設計120 

4.3.1　HDL的歷史120 

4.3.2　為什么用HDL121 

4.3.3　HDL的EDA工具組121 

4.3.4　基于HDL的設計流程123 

參考資料126 

訓練題126 

練習題128 

第5章　Verilog硬件描述語言129 

5.1　Verilog模型和模塊130 

5.2　邏輯系統(tǒng)、網格、變量和常量134 

5.3　向量和操作符137 

5.4　數(shù)組140 

5.5　邏輯操作符和表達式142 

5.6　編譯器命令143 

5.7　結構化模型144 

5.8　數(shù)據流模型148 

5.9　行為化模型（過程代碼）149 

5.9.1　always語句與程序塊149 

5.9.2　過程語句151 

5.9.3　推理出的鎖存器151 

5.9.4　賦值語句151 

5.9.5　begin-end程序塊153 

5.9.6　if和if-else語句154 

5.9.7　case語句155 

5.9.8　循環(huán)語句158 

5.10　函數(shù)和任務160 

5.11　時間維度163 

5.12　模擬164 

5.13　測試平臺165 

5.14　時序邏輯設計的Verilog特性169 

5.15　綜合169 

參考資料170 

訓練題171 

練習題171 

第6章　基本組合邏輯元件173 

6.1　只讀存儲器175 

6.1.1　ROM和真值表175 

6.1.2　用ROM實現(xiàn)任意組合邏輯函數(shù)176 

6.1.3　FPGA查詢表178 

*6.2　組合型PLD179 

6.2.1　可編程邏輯陣列179 

6.2.2　可編程陣列邏輯器件181 

6.3　譯碼和選擇183 

*6.3.1　一種更加數(shù)學化的譯碼器定義184 

6.3.2　二進制譯碼器185 

6.3.3　更大型的譯碼器188 

6.3.4　用Verilog實現(xiàn)的譯碼器190 

6.3.5　定制的譯碼器200 

6.3.6　七段譯碼器204 

6.3.7　二進制編碼器205 

6.4　多路復用器206 

6.4.1　門級多路復用器電路208 

6.4.2　擴展多路復用器212 

6.4.3　多路復用器、多路分配器和總線212 

6.4.4　用Verilog實現(xiàn)多路復用器214 

參考資料217 

訓練題218 

練習題219 

第7章　更多的組合構件224 

7.1　三態(tài)器件224 

7.1.1　三態(tài)緩沖器224 

*7.1.2　標準MSI三態(tài)緩沖器226 

7.1.3　用Verilog實現(xiàn)三態(tài)輸出229 

7.1.4　用FPGA實現(xiàn)三態(tài)輸出230 

7.2　優(yōu)先編碼器232 

7.2.1　級聯(lián)優(yōu)先編碼器233 

7.2.2　用Verilog實現(xiàn)優(yōu)先編碼器234 

7.3　異或門和奇偶校驗功能238 

7.3.1　異或門和異或非門238 

7.3.2　奇偶校驗電路240 

7.3.3　奇偶校驗的應用240 

7.3.4　用Verilog實現(xiàn)異或門和奇偶校驗電路243 

7.4　比較器247 

7.4.1　比較器結構247 

7.4.2　迭代電路248 

7.4.3　迭代比較器電路249 

7.4.4　數(shù)值比較器250 

7.4.5　用HDL實現(xiàn)比較器253 

7.4.6　用Verilog實現(xiàn)比較器254

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