CPLD/FPGA設(shè)計(jì)與應(yīng)用基礎(chǔ)教程：從Verilog HDL到SystemVerilog

第1章 概述
1．1 CPLD/FPGA發(fā)展演變
1．2 乘積項(xiàng)結(jié)構(gòu)的基本原理
1．3 查找表結(jié)構(gòu)的基本原理
1．4 Virtex UltraScale 系列FPGA簡(jiǎn)介
1．5 CPLD/FPGA設(shè)計(jì)與驗(yàn)證流程
1．5．1 系統(tǒng)級(jí)功能定義與模塊劃分
1．5．2 寄存器傳輸級(jí)與門(mén)級(jí)描述
1．5．3 系統(tǒng)綜合編譯
1．．5．4 布局規(guī)劃與布線
1．5．5 仿真
1．5．6 程序設(shè)計(jì)下載配置
1．5．7 測(cè)試與驗(yàn)證
1．6 CPLD/FPGA開(kāi)發(fā)平臺(tái)簡(jiǎn)介
1．7 硬件描述語(yǔ)言的介紹
1．8 硬件語(yǔ)言與軟件語(yǔ)言的區(qū)別
本章小結(jié)
思考與練習(xí)
第2章 Verilog HDL入門(mén)指南
2．1 模塊
2．2 模塊端口及聲明
2．3 注釋
2．4 數(shù)據(jù)流描述
2．4．1 連續(xù)賦值語(yǔ)句
2．4．2 時(shí)延
2．5 行為級(jí)描述
2．5．1 initial語(yǔ)句
2．5．2 always語(yǔ)句
2．5．3 時(shí)序控制
2．6 結(jié)構(gòu)化描述
2．6．1 門(mén)級(jí)建模及描述
2．6．2 用戶定義原語(yǔ)（UDP）
2．6．3 模塊例化
2．7 混合描述
本章小結(jié)
思考與練習(xí)
第3章 Verilog HDL語(yǔ)法要素
3．1 標(biāo)識(shí)符
3．2 數(shù)值集合
3．2．1 數(shù)字
3．2．2 字符串
3．2．3 參數(shù)
3．3 數(shù)據(jù)類型
3．3．1 線網(wǎng)類型
3．3．2 變量類型
3．4 數(shù)組
3．5 內(nèi)建門(mén)級(jí)原語(yǔ)
3．6 操作數(shù)
3．6．1 常數(shù)、參數(shù)、線網(wǎng)與變量
3．6．2 位選擇及部分位選
3．6．3 存儲(chǔ)單元
3．6．4 功能調(diào)用
3．7 操作符
3．7．1 算術(shù)操作符
3．7．2 關(guān)系操作符
3．7．3 相等操作符
3．7．4 邏輯操作符
3．7．5 按位操作符
3．7．6 縮減操作符
……
第4章 Verilog HDL語(yǔ)法進(jìn)階描述
第5章 任務(wù)及函數(shù)
第6章 SystemVerilog基礎(chǔ)語(yǔ)法
第7章 有限狀態(tài)機(jī)設(shè)計(jì)
第8章 同步數(shù)字電路與時(shí)序分析
第9章 硬件線程與接口
第10章 SystemVerilog仿真基礎(chǔ)
第11章 斷言與功能覆蓋
參考文獻(xiàn)