FPGA入門指南：用Verilog HDL語言設(shè)計(jì)計(jì)算機(jī)系統(tǒng)

第 1章 軟件之下的世界
1．1　什么是 FPGA
1．1．1　FPGA有什么功能？
1．1．2　FPGA與單片機(jī)有可比性嗎？
1．1．3　學(xué)習(xí)FPGA有什么意義？
1．2　邏輯門和可編程邏輯門
1．2．1　74系列芯片
1．2．2　CPLD和FPGA
1．2．3　如何選擇FPGA芯片
1．3　FPGA與游戲機(jī)
第　2章 數(shù)字電路基礎(chǔ)
2．1　數(shù)字的表示
2．1．1　進(jìn)制
2．1．2　無符號整數(shù)類型
2．1．3　有符號整數(shù)類型
2．1．4　定點(diǎn)類型
2．1．5　浮點(diǎn)類型
2．1．6　BCD編碼
2．1．7　總結(jié)
2．2　組合邏輯
2．2．1　邏輯說明舉例
2．2．2　搭建電路
2．2．3　使用Xilinx FPGA搭建
2．3　時(shí)序邏輯
2．3．1　鎖存器與觸發(fā)器
2．3．2　實(shí)例1 ：燈
2．3．3　實(shí)例2 ：計(jì)數(shù)器
2．3．4　總結(jié)
2．4　狀態(tài)機(jī)
2．4．1　什么是狀態(tài)機(jī)
2．4．2　用邏輯電路實(shí)現(xiàn)狀態(tài)機(jī)
2．5　Verilog語法基礎(chǔ)
2．5．1　程序模塊
2．5．2　模塊參數(shù)
2．5．3　內(nèi)部信號定義
2．5．4　表達(dá)式和運(yùn)算符
2．5．5　數(shù)值表示
2．5．6　程序語句assign
2．5．7　程序語句always
2．5．8　練習(xí)
2．6　Verilog語法應(yīng)用
2．6．1　上一節(jié)練習(xí)答案
2．6．2　Verilog中的其他語句
2．6．3　Verilog中的雙向信號
2．6．4　仿真
2．6．5　使用Intel FPGA
2．6．6　使用Xilinx FPGA
2．6．7　總結(jié)
第　3章 CPU
3．1　存儲程序與假想CPU
3．1．1　上節(jié)作業(yè)
3．1．2　CPU是做什么的
3．1．3　CPU執(zhí)行的程序
3．1．4　CPU的存儲
3．2　SM83 CPU介紹
3．2．1　LR35902簡介
3．2．2　SM83指令集架構(gòu)
3．2．3　SM83指令編碼
3．2．4　關(guān)于指令集設(shè)計(jì)
3．2．5　作業(yè)
3．3　實(shí)現(xiàn)CPU基本部件
3．3．1　目標(biāo)
3．3．2　分析
3．3．3　設(shè)計(jì)數(shù)據(jù)路徑
3．3．4　設(shè)計(jì)控制單元
3．3．5　總結(jié)
3．4　實(shí)現(xiàn)CPU數(shù)據(jù)路徑
3．4．1　設(shè)計(jì)
3．4．2　實(shí)現(xiàn)數(shù)據(jù)路徑
3．4．3　實(shí)現(xiàn)指令內(nèi)存
3．4．4　實(shí)現(xiàn)寄存器組
3．4．5　實(shí)現(xiàn)算術(shù)邏輯單元
3．4．6　實(shí)現(xiàn)主數(shù)據(jù)路徑
3．4．7　總結(jié)
3．5　實(shí)現(xiàn)CPU控制單元
3．5．1　控制單元
3．5．2　控制單元模塊定義
3．5．3　狀態(tài)機(jī)框架
3．5．4　取操作碼階段/取立即數(shù)階段
3．5．5　執(zhí)行階段
3．5．6　測試程序
3．5．7　仿真
3．6　SM83設(shè)計(jì)細(xì)節(jié)
3．6．1　SM83微架構(gòu)設(shè)計(jì)
3．6．2　設(shè)計(jì)建議
3．6．3　總結(jié)
第　4章 外圍
4．1　視頻信號
4．1．1　像素?cái)?shù)據(jù)
4．1．2　視頻掃描
4．1．3　視頻信號
4．1．4　用FPGA產(chǎn)生視頻信號
4．1．5　總結(jié)
4．2　視頻發(fā)生器介紹
4．2．1　圖像的來源
4．2．2　圖層
4．2．3　背景
4．2．4　精靈
4．2．5　窗口
4．2．6　使用
4．2．7　程序模板
4．2．8　背景圖層顯示
4．2．9　窗口顯示
4．2．10　精靈顯示
4．2．11　寄存器設(shè)定
4．2．12　總結(jié)
4．3　視頻發(fā)生器設(shè)計(jì)
4．3．1　大體設(shè)計(jì)
4．3．2　實(shí)現(xiàn)
4．3．3　總結(jié)
4．4　音頻信號
4．4．1　聲波的數(shù)字表示
4．4．2　PCM的傳輸
4．4．3　I2S/DSP的實(shí)現(xiàn)
4．4．4　AC Link的實(shí)現(xiàn)
4．4．5　總結(jié)
4．5　音頻發(fā)生器介紹
4．5．1　GB PSG的基本介紹
4．5．2　GB PSG的功能和使用方法
4．5．3　總結(jié)
4．6　音頻發(fā)生器實(shí)現(xiàn)
4．6．1　CPU接口和寄存器
4．6．2　方波通道
4．6．3　采樣通道和雜波通道
4．6．4　總結(jié)
4．7　定時(shí)器
4．7．1　定時(shí)器的功能和使用方法
4．7．2　定時(shí)器模塊接口
4．7．3　總線讀寫
4．7．4　定時(shí)功能實(shí)現(xiàn)
4．7．5　總結(jié)
4．8　總線互聯(lián)
4．8．1　8080總線
4．8．2　Verilog 8080總線互聯(lián)
4．9　DMA
4．9．1　GB的DMA
4．9．2　GB的總線
4．9．3　Verilator工具介紹
4．9．4　使用Verilator工具
4．9．5　使用C++配合Verilator進(jìn)行仿真
4．9．6　使用C++擴(kuò)展Verilator仿真
4．9．7　配合Shell腳本實(shí)現(xiàn)基本的單元測試
4．9．8　總結(jié)
第　5章 現(xiàn)代計(jì)算機(jī)架構(gòu)
5．1　RISC-V基礎(chǔ)指令集
5．1．1　RISC處理器的歷史
5．1．2　RISC-V架構(gòu)簡介
5．1．3　RISC-V指令集模塊
5．1．4　RISC-V基礎(chǔ)指令集：RV32I
5．1．5　ISA設(shè)計(jì)要點(diǎn)
5．1．6　總結(jié)
5．2　緩存與內(nèi)存層級
5．2．1　簡介
5．2．2　內(nèi)存層級
5．2．3　緩存的設(shè)計(jì)
5．2．4　總結(jié)
5．3　虛擬內(nèi)存與權(quán)限層級
5．3．1　簡介
5．3．2　虛擬內(nèi)存
5．3．3　RISC-V虛擬內(nèi)存
5．3．4　權(quán)限層級
5．3．5　總結(jié)
5．4　超標(biāo)量與亂序執(zhí)行
5．4．1　CPU架構(gòu)與CPU微架構(gòu)
5．4．2　常見的CPU微架構(gòu)設(shè)計(jì)
5．5　現(xiàn)代CPU設(shè)計(jì)制約
5．5．1　摩爾定律
5．5．2　縮放定律
5．5．3　黑暗之硅
5．5．4　總結(jié)
第　6章 最后的話
6．1　總結(jié)
6．1．1　回顧
6．1．2　成果
6．1．3　在這之后