Xilinx FPGA數(shù)字信號處理設(shè)計(jì)――基礎(chǔ)版

上篇 基 礎(chǔ) 篇
第1章 FPGA概述\t3
1．1 FPGA的發(fā)展趨勢\t3
1．2 FPGA的結(jié)構(gòu)\t5
1．2．1 可編程輸入/輸出單元（IOB）\t5
1．2．2 可配置邏輯塊（CLB）\t6
1．2．3 數(shù)字時鐘管理模塊（DCM）\t7
1．2．4 塊RAM（BRAM）\t8
1．2．5 布線資源\t8
1．2．6 專用硬IP核\t8
1．3 FPGA的工作原理\t9
1．4 FPGA與其他處理平臺的比較\t10
1．4．1 ASIC、DSP、ARM的特點(diǎn)\t10
1．4．2 FPGA的特點(diǎn)及優(yōu)勢\t11
1．5 FPGA的主要廠商\t12
1．5．1 Xilinx公司\t12
1．5．2 Intel公司\t13
1．5．3 Lattice公司\t13
1．5．4 Actel公司\t14
1．5．5 Atmel公司\t15
1．6 如何選擇FPGA\t15
1．7 小結(jié)\t16
1．8 思考與練習(xí)\t16
第2章 設(shè)計(jì)語言及開發(fā)工具\(yùn)t17
2．1 Verilog HDL簡介\t17
2．1．1 HDL的特點(diǎn)及優(yōu)勢\t17
2．1．2 選擇VHDL還是Verilog\t18
2．1．3 Verilog HDL的特點(diǎn)\t19
2．2 Verilog HDL的基本語法\t20
2．2．1 Verilog HDL的程序結(jié)構(gòu)\t20
2．2．2 數(shù)據(jù)類型及基本運(yùn)算符\t23
2．2．3 Verilog HDL的運(yùn)算符優(yōu)先級及Verilog HDL的關(guān)鍵詞\t25
2．2．4 賦值語句與塊語句\t26
2．2．5 條件語句和分支語句\t29
2．3 常用的FPGA開發(fā)工具\(yùn)t30
2．3．1 ISE開發(fā)工具\(yùn)t30
2．3．2 ModelSim仿真軟件\t32
2．4 MATLAB軟件\t34
2．4．1 MATLAB的簡介\t34
2．4．2 MATLAB的工作界面\t35
2．4．3 MATLAB的特點(diǎn)\t36
2．5 FPGA數(shù)字信號處理板CXD301\t37
2．6 小結(jié)\t39
2．7 思考與練習(xí)\t39
第3章 FPGA設(shè)計(jì)流程\t41
3．1 FPGA設(shè)計(jì)流程概述\t41
3．2 流水燈實(shí)例設(shè)計(jì)\t44
3．2．1 明確項(xiàng)目需求\t44
3．2．2 讀懂電路原理圖\t44
3．2．3 形成設(shè)計(jì)方案\t46
3．3 流水燈實(shí)例的Verilog HDL程序設(shè)計(jì)與綜合\t47
3．3．1 建立FPGA工程\t47
3．3．2 Verilog HDL程序輸入\t48
3．3．3 程序綜合及查看RTL原理圖\t52
3．4 流水燈實(shí)例的功能仿真\t54
3．4．1 生成測試激勵文件\t54
3．4．2 采用ModelSim進(jìn)行仿真\t55
3．4．3 ModelSim的仿真應(yīng)用技巧\t57
3．5 流水燈實(shí)例的設(shè)計(jì)實(shí)現(xiàn)與時序仿真\t59
3．5．1 添加約束文件\t59
3．5．2 設(shè)計(jì)實(shí)現(xiàn)并查看分析報告\t60
3．5．3 時序仿真\t61
3．6 程序文件下載\t62
3．6．1 bit文件下載\t62
3．6．2 mcs文件下載\t64
3．7 小結(jié)\t66
3．8 思考與練習(xí)\t67
第4章 常用接口程序的設(shè)計(jì)\t69
4．1 秒表電路設(shè)計(jì)\t69
4．1．1 數(shù)碼管的基本工作原理\t69
4．1．2 秒表電路實(shí)例需求及電路原理分析\t70
實(shí)例4-1：秒表電路設(shè)計(jì)\t70
4．1．3 形成設(shè)計(jì)方案\t71
4．1．4 頂層文件的Verilog HDL程序設(shè)計(jì)\t71
4．1．5 數(shù)碼管顯示模塊的Verilog HDL程序設(shè)計(jì)\t72
4．1．6 秒表計(jì)數(shù)模塊的Verilog HDL程序設(shè)計(jì)\t75
4．1．7 按鍵消抖模塊的Verilog HDL程序設(shè)計(jì)\t77
4．2 串口通信設(shè)計(jì)\t79
4．2．1 RS-232串口通信的概念\t79
4．2．2 串口通信實(shí)例需求及電路原理分析\t81
實(shí)例4-2：串口通信電路設(shè)計(jì)\t81
4．2．3 頂層文件的Verilog HDL程序設(shè)計(jì)\t81
4．2．4 時鐘模塊的Verilog HDL程序設(shè)計(jì)\t82
4．2．5 接收模塊的Verilog HDL程序設(shè)計(jì)\t84
4．2．6 發(fā)送模塊的Verilog HDL程序設(shè)計(jì)\t86
4．3 A/D接口和D/A接口的程序設(shè)計(jì)\t87
4．3．1 A/D轉(zhuǎn)換的工作原理\t87
4．3．2 D/A轉(zhuǎn)換的工作原理\t87
4．3．3 A/D接口和D/A接口的實(shí)例需求及電路原理分析\t88
實(shí)例4-3：A/D接口和D/A接口電路設(shè)計(jì)\t88
4．3．4 A/D接口和D/A接口的Verilog HDL程序設(shè)計(jì)\t89
4．4 常用接口程序的板載測試\t90
4．4．1 秒表電路的板載測試\t90
4．4．2 串口通信的板載測試\t91
4．4．3 通過ChipScope對A/D接口和D/A接口進(jìn)行板載測試\t92
4．5 小結(jié)\t99
4．6 思考與練習(xí)\t100
下篇 設(shè) 計(jì) 篇
第5章 FPGA中的數(shù)字運(yùn)算\t103
5．1 數(shù)的表示\t103
5．1．1 定點(diǎn)數(shù)的定義和表示\t104
5．1．2 定點(diǎn)數(shù)的三種形式\t105
5．1．3 浮點(diǎn)數(shù)的表示\t106
5．1．4 自定義的浮點(diǎn)數(shù)格式\t108
5．2 FPGA中的四則運(yùn)算\t110
5．2．1 兩個操作數(shù)的加法運(yùn)算\t110
實(shí)例5-1：在Verilog HDL中同時使用有符號數(shù)及無符號數(shù)進(jìn)行運(yùn)算\t111
5．2．2 多個操作數(shù)的加法運(yùn)算\t113
5．2．3 采用移位相加法實(shí)現(xiàn)乘法運(yùn)算\t113
5．2．4 采用移位相加法實(shí)現(xiàn)除法運(yùn)算\t114
5．3 有效數(shù)據(jù)位的計(jì)算\t114
5．3．1 有效數(shù)據(jù)位的概念\t114
5．3．2 加法運(yùn)算中的有效數(shù)據(jù)位\t115
5．3．3 乘法運(yùn)算中的有效數(shù)據(jù)位\t116
5．3．4 乘加運(yùn)算中的有效數(shù)據(jù)位\t117
5．4 有限字長效應(yīng)\t117
5．4．1 有限字長效應(yīng)的產(chǎn)生因素\t117
5．4．2 A/D轉(zhuǎn)換器的有限字長效應(yīng)\t118
5．4．3 數(shù)字濾波器系數(shù)的有限字長效應(yīng)\t119
實(shí)例5-2：采用MATLAB仿真二階數(shù)字濾波器的頻率響應(yīng)\t119
5．4．4 濾波器運(yùn)算中的有限字長效應(yīng)\t121
實(shí)例5-3：采用MATLAB仿真一階數(shù)字濾波器的輸出響應(yīng)\t122
5．5 小結(jié)\t124
5．6 思考與練習(xí)\t124
第6章 典型IP核的應(yīng)用\t127
6．1 IP核在FPGA中的應(yīng)用\t127
6．1．1 IP核的一般概念\t127
6．1．2 FPGA設(shè)計(jì)中的IP核類型\t128
6．1．3 CMT與FPGA時鐘樹\t130
6．2 時鐘管理IP核\t131
6．2．1 全局時鐘資源\t131
6．2．2 利用IP核生成多路時鐘信號\t132
實(shí)例6-1：時鐘管理IP核設(shè)計(jì)\t132
6．3 乘法器IP核\t135
6．3．1 實(shí)數(shù)乘法器IP核\t135
實(shí)例6-2：通過實(shí)數(shù)乘法器IP核實(shí)現(xiàn)實(shí)數(shù)乘法運(yùn)算\t136
6．3．2 復(fù)數(shù)乘法器IP核\t138
實(shí)例6-3：通過復(fù)數(shù)乘法器IP核實(shí)現(xiàn)復(fù)數(shù)乘法運(yùn)算\t139
6．4 除法器IP核\t141
6．4．1 FPGA中的除法運(yùn)算\t141
6．4．2 測試除法器IP核\t142
實(shí)例6-4：通過除法器IP核實(shí)現(xiàn)除法運(yùn)算\t142
6．5 存儲器IP核\t144
6．5．1 ROM核\t144
實(shí)例6-5：通過ROM核產(chǎn)生正弦波信號\t144
6．5．2 RAM核\t147
實(shí)例6-6：采用RAM核完成數(shù)據(jù)速率的轉(zhuǎn)換\t147
6．6 數(shù)控振蕩器IP核\t152
6．6．1 數(shù)控振蕩器工作原理\t152
6．6．2 采用DDS核設(shè)計(jì)掃頻儀\t154
實(shí)例6-7：采用DDS核設(shè)計(jì)掃頻儀\t154
6．7 小結(jié)\t157
6．8 思考與練習(xí)\t157
第7章 FIR濾波器設(shè)計(jì)\t159
7．1 數(shù)字濾波器的理論基礎(chǔ)\t159
7．1．1 數(shù)字濾波器的概念\t159
7．1．2 數(shù)字濾波器的分類\t160
7．1．3 濾波器的特征參數(shù)\t161
7．2 FIR濾波器的原理\t162
7．2．1 FIR濾波器的概念\t162
7．2．2 線性相位系統(tǒng)的物理意義\t163
7．2．3 FIR濾波器的相位特性\t164
7．2．4 FIR濾波器的幅度特性\t166
7．3 FIR濾波器的FPGA實(shí)現(xiàn)結(jié)構(gòu)\t167
7．3．1 濾波器結(jié)構(gòu)的表示方法\t167
7．3．2 直接型結(jié)構(gòu)的FIR濾波器\t168
7．3．3 級聯(lián)型結(jié)構(gòu)的FIR濾波器\t169
7．4 基于累加器的FIR濾波器設(shè)計(jì)\t170
7．4．1 基于累加器的FIR濾波器性能分析\t170
實(shí)例7-1：基于累加器的FIR濾波器的FPGA設(shè)計(jì)\t170
7．4．2 基于累加器的FIR濾波器設(shè)計(jì)\t173
7．4．3 基于累加器的FIR濾波器FPGA實(shí)現(xiàn)后的仿真\t174
7．5 FIR濾波器的MATLAB設(shè)計(jì)\t177
7．5．1 基于fir1()函數(shù)的FIR濾波器設(shè)計(jì)\t177
實(shí)例7-2：基于fir1()函數(shù)的FIR濾波器設(shè)計(jì)\t178
7．5．2 各種窗函數(shù)性能的比較\t180
7．5．3 各種窗函數(shù)性能的仿真\t181
實(shí)例7-3：通過MATLAB仿真由不同窗函數(shù)設(shè)計(jì)的FIR濾波器性能\t181
7．5．4 基于firpm()函數(shù)的FIR濾波器設(shè)計(jì)\t183
實(shí)例7-4：采用firpm()函數(shù)設(shè)計(jì)FIR濾波器\t184
7．5．5 基于FDATOOL的FIR濾波器設(shè)計(jì)\t185
實(shí)例7-5：使用FDATOOL設(shè)計(jì)帶通FIR濾波器\t186
7．6 FIR濾波器系數(shù)的量化方法\t187
實(shí)例7-6：利用MATLAB設(shè)計(jì)低通FIR濾波器并進(jìn)行系數(shù)量化\t187
7．7 并行結(jié)構(gòu)FIR濾波器的FPGA實(shí)現(xiàn)\t189
7．7．1 并行結(jié)構(gòu)FIR濾波器的Verilog HDL設(shè)計(jì)\t189
實(shí)例7-7：采用并行結(jié)構(gòu)設(shè)計(jì)15階FIR濾波器\t189
7．7．2 并行結(jié)構(gòu)FIR濾波器的功能仿真\t192
7．8 串行結(jié)構(gòu)FIR濾波器的FPGA實(shí)現(xiàn)\t193
7．8．1 兩種串行結(jié)構(gòu)原理\t193
7．8．2 全串行結(jié)構(gòu)FIR濾波器的Verilog HDL設(shè)計(jì)\t194
實(shí)例7-8：采用全串行結(jié)構(gòu)設(shè)計(jì)15階FIR濾波器\t194
7．8．3 串行結(jié)構(gòu)FIR濾波器的功能仿真\t198
7．9 基于FIR核的FIR濾波器設(shè)計(jì)\t200
7．9．1 FIR濾波器系數(shù)文件（COE文件）的生成\t200
實(shí)例7-9：采用FIR Compiler v5．0核設(shè)計(jì)61階低通FIR濾波器\t201
7．9．2 基于FIR核的FIR濾波器設(shè)計(jì)步驟\t203
7．9．3 基于FIR核的FIR濾波器功能仿真\t206
7．10 FIR濾波器的板載測試\t207
7．10．1 硬件接口電路\t207
實(shí)例7-10：FIR濾波器的CXD301板載測試\t207
7．10．2 板載測試程序\t207
7．10．3 板載測試驗(yàn)證\t211
7．11 小結(jié)\t212
7．12 思考與練習(xí)\t213
第8章 IIR濾波器設(shè)計(jì)\t215
8．1 IIR濾波器的理論基礎(chǔ)\t215
8．1．1 IIR濾波器的原理及特性\t215
8．1．2 IIR濾波器常用的結(jié)構(gòu)\t216
8．1．3 IIR濾波器與FIR濾波器的比較\t219
8．2 IIR濾波器的MATLAB設(shè)計(jì)\t220
8．2．1 采用butter()函數(shù)設(shè)計(jì)IIR濾波器\t220
8．2．2 采用cheby1()函數(shù)設(shè)計(jì)IIR濾波器\t221
8．2．3 采用cheby2()函數(shù)設(shè)計(jì)IIR濾波器\t221
8．2．4 采用ellip()函數(shù)設(shè)計(jì)IIR濾波器\t222
8．2．5 采用yulewalk()函數(shù)設(shè)計(jì)IIR濾波器\t222
8．2．6 幾種IIR濾波器設(shè)計(jì)函數(shù)的比較\t223
實(shí)例8-1：采用不同IIR濾波器設(shè)計(jì)函數(shù)設(shè)計(jì)IIR濾波器并進(jìn)行性能比較\t223
8．2．7 采用FDATOOL設(shè)計(jì)IIR濾波器\t225
實(shí)例8-2：采用FDATOOL設(shè)計(jì)帶通IIR濾波器\t225
8．3 直接型結(jié)構(gòu)IIR濾波器的FPGA實(shí)現(xiàn)\t226
8．3．1 直接型結(jié)構(gòu)IIR濾波器系數(shù)的量化方法\t226
8．3．2 直接型結(jié)構(gòu)IIR濾波器的有限字長效應(yīng)\t228
實(shí)例8-3：仿真測試不同量化字長對濾波器性能的影響\t228
8．3．3 直接型結(jié)構(gòu)IIR濾波器的FPGA實(shí)現(xiàn)方法\t230
實(shí)例8-4：直接型結(jié)構(gòu)IIR濾波器的FPGA設(shè)計(jì)\t230
8．3．4 直接型結(jié)構(gòu)IIR濾波器的Verilog HDL設(shè)計(jì)\t231
8．3．5 MATLAB與ISE14．7的數(shù)據(jù)交互\t235
8．3．6 在MATLAB中生成測試信號文件\t236
8．3．7 測試激勵文件中的文件IO功能\t239
8．3．8 利用MATLAB分析輸出信號的頻譜\t241
8．4 級聯(lián)型結(jié)構(gòu)IIR濾波器的FPGA實(shí)現(xiàn)\t242
實(shí)例8-5：級聯(lián)型結(jié)構(gòu)IIR濾波器的FPGA設(shè)計(jì)\t242
8．4．1 濾波器系數(shù)的轉(zhuǎn)換\t242
8．4．2 級聯(lián)型結(jié)構(gòu)IIR濾波器的系數(shù)量化\t244
8．4．3 級聯(lián)型結(jié)構(gòu)IIR濾波器的FPGA實(shí)現(xiàn)\t244
8．4．4 級聯(lián)型結(jié)構(gòu)IIR濾波器的Verilog HDL設(shè)計(jì)\t245
8．4．5 級聯(lián)型結(jié)構(gòu)IIR濾波器FPGA實(shí)現(xiàn)后的仿真\t247
8．5 IIR濾波器的板載測試\t248
8．5．1 硬件接口電路\t248
實(shí)例8-6：IIR濾波器的CXD301板載測試\t248
8．5．2 板載測試程序\t249
8．5．3 板載測試驗(yàn)證\t249
8．6 小結(jié)\t251
8．7 思考與練習(xí)\t251
第9章 快速傅里葉變換的設(shè)計(jì)\t253
9．1 FFT的原理\t253
9．1．1 DFT的原理\t253
9．1．2 DFT的運(yùn)算過程\t255
9．1．3 DFT運(yùn)算中的幾種常見問題\t256
9．1．4 FFT算法的基本思想\t257
9．2 FFT算法的MATLAB仿真\t258
9．2．1 通過FFT測量模擬信號的頻率\t258
實(shí)例9-1：利用FFT測量單頻信號的頻率\t258
9．2．2 通過FFT測量模擬信號的幅度\t261
實(shí)例9-2：利用FFT測量2路頻率疊加信號的幅度\t261
9．2．3 頻率分辨率與分辨不同頻率的關(guān)系\t263
實(shí)例9-3：仿真FFT參數(shù)對分析信號頻譜的影響\t263
9．3 FFT核的使用\t267
9．3．1 FFT核簡介\t267
9．3．2 FFT核的接口信號及時序\t268
9．4 信號識別電路的FPGA設(shè)計(jì)\t270
9．4．1 頻率疊加信號的時域分析\t270
實(shí)例9-4：信號過零檢測分析\t270
9．4．2 信號識別電路的設(shè)計(jì)需求及參數(shù)分析\t272
實(shí)例9-5：信號識別電路的FGPA設(shè)計(jì)\t272
9．4．3 信號識別電路的Verilog HDL設(shè)計(jì)\t273
9．4．4 信號識別電路的ModelSim仿真\t276
9．5 信號識別電路的板載測試\t279
9．5．1 硬件接口電路\t279
實(shí)例9-6：信號識別電路的CXD301板載測試\t279
9．5．2 板載測試的方案\t280
9．5．3 頂層文件的設(shè)計(jì)\t281
9．5．4 測試信號生成模塊的設(shè)計(jì)\t283
9．5．5 接收模塊的設(shè)計(jì)\t285
9．5．6 數(shù)據(jù)整理模塊的設(shè)計(jì)\t286
9．5．7 串口通信模塊的設(shè)計(jì)\t287
9．5．8 板載測試驗(yàn)證\t290
9．6 小結(jié)\t294
9．7 思考與練習(xí)\t294
參考文獻(xiàn)\t295