眾核處理器：原理、設(shè)計(jì)與優(yōu)化

定　價(jià)：￥99.00

作　者：	李兆麟，王明羽，魏少軍著
出版社：	清華大學(xué)出版社
叢編項(xiàng)：
標(biāo)　簽：	暫缺

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ISBN：	9787302567462	出版時(shí)間：	2021-02-01	包裝：	平裝
開本：	16	頁數(shù)：	150	字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　本書著重介紹眾核處理器，重點(diǎn)關(guān)注架構(gòu)優(yōu)化、存儲(chǔ)優(yōu)化、運(yùn)算資源優(yōu)化、通信優(yōu)化以及能耗與溫度優(yōu)化等方面的關(guān)鍵技術(shù)。從計(jì)算、存儲(chǔ)、通信三方面介紹眾核處理器架構(gòu)的設(shè)計(jì)與優(yōu)化技術(shù)，基于存儲(chǔ)機(jī)制、存儲(chǔ)層次結(jié)構(gòu)、共享和私有Cache以及片上網(wǎng)絡(luò)通信機(jī)制等多方面詳細(xì)介紹瓷片眾核處理器架構(gòu)，并提供瓷片眾核處理器架構(gòu)的優(yōu)化方案。

作者簡(jiǎn)介

　　李兆麟，清華大學(xué)長(zhǎng)聘教授，從事異構(gòu)多核/眾核處理器、智能處理器、并行編程等領(lǐng)域研究，主持“核高基”重大專項(xiàng)、重點(diǎn)研發(fā)計(jì)劃、自然科學(xué)基金等多個(gè)項(xiàng)目，在IEEE期刊與國(guó)際會(huì)議發(fā)表論文100多篇，出版教材2部。王明羽，清華大學(xué)博士，中山大學(xué)助理教授，碩士生導(dǎo)師，從事多核/眾核處理器、人工智能等領(lǐng)域研究，主持中國(guó)博士后科學(xué)基金，參與“核高基”重大專項(xiàng)等多個(gè)項(xiàng)目，發(fā)表學(xué)術(shù)論文10余篇。魏少軍，清華大學(xué)長(zhǎng)聘教授，中國(guó)電子學(xué)會(huì)會(huì)士，IEEE Fellow，國(guó)家集成電路產(chǎn)業(yè)發(fā)展咨詢委員會(huì)委員，“核高基”國(guó)家科技重大專項(xiàng)技術(shù)總師，中國(guó)半導(dǎo)體行業(yè)協(xié)會(huì)副理事長(zhǎng)，集成電路設(shè)計(jì)分會(huì)理事長(zhǎng)，從事超大規(guī)模集成電路設(shè)計(jì)方法學(xué)、數(shù)字系統(tǒng)高層次綜合、嵌入式系統(tǒng)、可重構(gòu)計(jì)算芯片等領(lǐng)域研究，發(fā)表論文200多篇，出版專著5部。

圖書目錄

目錄
第1章緒論

1.1處理器發(fā)展概述

1.2眾核處理器簡(jiǎn)介

1.3指令調(diào)度技術(shù)

1.4片上網(wǎng)絡(luò)通信技術(shù)

1.5能耗優(yōu)化技術(shù)

1.6小結(jié)

參考文獻(xiàn)

第2章眾核處理器架構(gòu)

2.1處理器架構(gòu)概述

2.2瓷片眾核處理器架構(gòu)

2.3存儲(chǔ)機(jī)制

2.3.1存儲(chǔ)層次結(jié)構(gòu)

2.3.2共享Cache架構(gòu)

2.3.3私有Cache架構(gòu)

2.4互連網(wǎng)絡(luò)

2.4.1片上網(wǎng)絡(luò)通信機(jī)制

2.4.2片上網(wǎng)絡(luò)延時(shí)優(yōu)化技術(shù)

2.5小結(jié)

參考文獻(xiàn)

第3章眾核處理器存儲(chǔ)優(yōu)化

3.1存儲(chǔ)層次結(jié)構(gòu)

3.2Cache優(yōu)化技術(shù)

3.3存儲(chǔ)結(jié)構(gòu)優(yōu)化設(shè)計(jì)

3.3.1自適應(yīng)共享Cache結(jié)構(gòu)

3.3.2自適應(yīng)私有Cache架構(gòu)

3.4互連網(wǎng)絡(luò)與Cache協(xié)同設(shè)計(jì)

3.4.1片上網(wǎng)絡(luò)延時(shí)優(yōu)化設(shè)計(jì)

3.4.2片上網(wǎng)絡(luò)與自適應(yīng)Cache的協(xié)同設(shè)計(jì)

3.5小結(jié)

參考文獻(xiàn)

第4章處理器核運(yùn)算資源優(yōu)化

4.1流處理器

4.2流程序的核心映射和調(diào)度

4.3運(yùn)算資源利用率優(yōu)化技術(shù)

4.3.1同構(gòu)多線程與核心聯(lián)合

4.3.2運(yùn)算單元高利用率調(diào)度

4.4利用率感知的核心映射和調(diào)度技術(shù)

4.4.1眾核流處理架構(gòu)建模

4.4.2核心映射與調(diào)度優(yōu)化

4.5小結(jié)

參考文獻(xiàn)

第5章基于片上網(wǎng)絡(luò)的通信優(yōu)化

5.1片上網(wǎng)絡(luò)混合策略

5.2片上網(wǎng)絡(luò)延時(shí)和能耗建模

5.3片上網(wǎng)絡(luò)延時(shí)優(yōu)化技術(shù)

5.3.1虛擬電路交換片上網(wǎng)絡(luò)路由器

5.3.2混合虛擬電路路徑分配算法

5.4片上網(wǎng)絡(luò)眾核編譯框架協(xié)同設(shè)計(jì)

5.4.1眾核編譯框架總體設(shè)計(jì)

5.4.2可執(zhí)行代碼編譯生成

5.5小結(jié)

參考文獻(xiàn)

第6章處理器能耗與溫度優(yōu)化

6.1能耗與溫度優(yōu)化原理

6.2處理核能耗與溫度建模

6.3處理核指令編譯

6.3.1漏電功耗優(yōu)化調(diào)度

6.3.2溫度優(yōu)化的負(fù)載均衡

6.4眾核任務(wù)調(diào)度優(yōu)化技術(shù)

6.4.1多任務(wù)子圖劃分和子網(wǎng)分配

6.4.2啟發(fā)式子任務(wù)映射

6.5小結(jié)

參考文獻(xiàn)