邏輯勢(shì)：高速CMOS電路設(shè)計(jì)

目錄
序
譯者序
開(kāi)篇
前言
第1章 邏輯勢(shì)方法 1
1.1 簡(jiǎn)介 2
1.2 邏輯門(mén)的延遲 6
1.3 多層級(jí)的電路 14
1.4 *佳層級(jí)數(shù) 21
1.5 本章方法小結(jié) 23
1.6 內(nèi)容前瞻 25
1.7 習(xí)題 26
第2章 設(shè)計(jì)實(shí)例 28
2.1 8-輸入與門(mén) 29
2.2 譯碼器 33
2.3 同步仲裁 35
2.3.1 初始電路 36
2.3.2 改進(jìn)電路 39
2.3.3 新設(shè)計(jì) 42
2.4 本章小結(jié) 43
2.5 習(xí)題 44
第3章 基于邏輯勢(shì)的推導(dǎo)方法 46
3.1 邏輯門(mén)模型 47
3.2 邏輯門(mén)的延遲 49
3.3 路徑延遲的*小化方法 52
3.4 路徑長(zhǎng)度的選擇方法 55
3.5 錯(cuò)誤的層級(jí)數(shù) 58
3.6 錯(cuò)誤的門(mén)尺寸 60
3.7 本章小結(jié) 62
3.8 習(xí)題 62
第4章 邏輯勢(shì)演算 64
4.1 邏輯勢(shì)的定義 65
4.2 輸入端的分類(lèi) 66
4.3 邏輯勢(shì)的計(jì)算 67
4.4 非對(duì)稱(chēng)邏輯門(mén) 71
4.5 邏輯門(mén)的分類(lèi) 72
4.5.1 與非門(mén) 73
4.5.2 或非門(mén) 74
4.5.3 選擇器和三態(tài)反相器 74
4.5.4 異或門(mén)、同或門(mén)和奇偶校驗(yàn)門(mén) 75
4.5.5 多數(shù)表決門(mén) 77
4.5.6 加法器進(jìn)位鏈 78
4.5.7 動(dòng)態(tài)鎖存器 78
4.5.8 動(dòng)態(tài)穆勒C單元 79
4.5.9 邏輯勢(shì)的上界 80
4.6 估算寄生延遲 80
4.7 邏輯勢(shì)的性質(zhì) 82
4.8 習(xí)題 84
第5章 模型校準(zhǔn) 86
5.1 校準(zhǔn)技術(shù) 86
5.2 設(shè)計(jì)測(cè)試電路 88
5.2.1 上升、下降和平均延遲 89
5.2.2 輸入選擇 89
5.2.3 寄生電容 93
5.2.4 制程敏感度 95
5.3 其他表征方法 96
5.3.1 數(shù)據(jù)表 96
5.3.2 測(cè)試芯片 99
5.4 特殊電路的校正 100
5.5 本章小結(jié) 101
5.6 習(xí)題 101
第6章 非對(duì)稱(chēng)邏輯門(mén) 103
6.1 設(shè)計(jì)非對(duì)稱(chēng)邏輯門(mén) 104
6.2 非對(duì)稱(chēng)邏輯門(mén)的應(yīng)用 107
6.3 本章小結(jié) 111
6.4 習(xí)題 111
第7章 上升與下降不同時(shí)的延遲 113
7.1 延遲分析 115
7.2 實(shí)例分析 118
7.2.1 偏斜門(mén) 119
7.2.2 γ和μ對(duì)邏輯勢(shì)的影響 121
7.3 優(yōu)化CMOS的P/N值 122
7.4 本章小結(jié) 125
7.5 習(xí)題 126
第8章 電路系列 127
8.1 偽NMOS電路 128
8.2 多米諾電路 131
8.2.1 動(dòng)態(tài)門(mén)的邏輯勢(shì) 133
8.2.2 多米諾電路的層級(jí)勢(shì) 135
8.2.3 設(shè)計(jì)特定邏輯的靜態(tài)門(mén) 140
8.2.4 設(shè)計(jì)動(dòng)態(tài)門(mén) 142
8.3 傳輸門(mén) 144
8.4 本章小結(jié) 146
8.5 習(xí)題 147
第9章 放大器的叉 148
9.1 叉電路的形式 149
9.2 一個(gè)叉電路應(yīng)該有多少個(gè)層級(jí)？ 152
9.3 本章小結(jié) 157
9.4 習(xí)題 158
第10章 分支與內(nèi)部互連 159
10.1 單輸入分支電路 160
10.1.1 等長(zhǎng)分支路徑 160
10.1.2 不等長(zhǎng)分支路徑 163
10.2 邏輯單元后的分支 166
10.3 分支與重組電路 168
10.4 內(nèi)部互連 171
10.4.1 短導(dǎo)線(xiàn) 172
10.4.2 長(zhǎng)導(dǎo)線(xiàn) 172
10.4.3 中等長(zhǎng)導(dǎo)線(xiàn) 173
10.5 設(shè)計(jì)方法 174
10.6 習(xí)題 175
第11章 寬體結(jié)構(gòu) 176
11.1 n-輸入與門(mén)結(jié)構(gòu) 177
11.1.1 *小邏輯勢(shì) 177
11.1.2 *小延遲 180
11.1.3 其他的寬體邏輯 181
11.2 n-輸入穆勒C單元電路 181
11.2.1 *小邏輯勢(shì) 182
11.2.2 *小延遲 183
11.3 譯碼器 186
11.3.1 簡(jiǎn)單譯碼器 186
11.3.2 預(yù)譯碼 187
11.3.3 Lyon-Schediwy譯碼器 189
11.4 選擇器 191
11.4.1 選擇器的寬度 191
11.4.2 中等寬度的選擇器 195
11.5 本章小結(jié) 197
11.6 習(xí)題 197
第12章 總結(jié) 199
12.1 邏輯勢(shì)理論 199
12.2 頓悟邏輯勢(shì) 202
12.3 設(shè)計(jì)流程 204
12.4 其他設(shè)計(jì)路徑的方法 207
12.4.1 模擬和微調(diào) 207
12.4.2 等量扇出 208
12.4.3 等量延遲 208
12.4.4 數(shù)值優(yōu)化 209
12.5 邏輯勢(shì)方法的缺陷 210
12.6 離別語(yǔ) 210
附錄A 術(shù)語(yǔ)表 212
附錄B 參考的制程參數(shù) 215
附錄C 精選習(xí)題的解 216
參考文獻(xiàn) 225
索引 226