零基礎(chǔ)學(xué)FPGA設(shè)計(jì)：理解硬件編程思想

目錄


篇 基礎(chǔ)篇
第1章 的數(shù)字邏輯電路知識(shí) 3
1.1 數(shù)字邏輯和邏輯電平 3
1.1.1 模擬器件構(gòu)成的數(shù)字電路 3
1.1.2 TTL反相器電路 4
1.1.3 現(xiàn)實(shí)中的數(shù)字信號(hào)波形 5
1.1.4 了解常用的邏輯電平 6
1.2 布爾代數(shù) 7
1.2.1 布爾和幾個(gè)基本運(yùn)算規(guī)則 7
1.2.2 常用的布爾代數(shù)法則 8
1.3 組合邏輯電路基礎(chǔ) 9
1.3.1 組合邏輯電路的表示方法 9
1.3.2 為什么會(huì)產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn) 10
1.4 時(shí)序邏輯電路基礎(chǔ) 11
1.4.1 時(shí)序邏輯電路的結(jié)構(gòu) 11
1.4.2 D觸發(fā)器的工作波形 12
1.4.3 計(jì)數(shù)器與寄存器電路 13
1.5 小結(jié) 16
第2章 可編程邏輯器件基礎(chǔ) 17
2.1 可編程邏輯器件的歷史 17
2.1.1 PROM是可編程邏輯器件 17
2.1.2 從PROM到GAL 19
2.1.3 從SPLD到CPLD 21
2.1.4 FPGA的時(shí)代 22
2.2 FPGA的發(fā)展趨勢(shì) 24
2.3 FPGA的結(jié)構(gòu) 26
2.4 FPGA與其他處理平臺(tái)的比較 28
2.4.1 ASIC、DSP、ARM的特點(diǎn) 29
2.4.2 FPGA的特點(diǎn)及優(yōu)勢(shì) 30
2.4.3 FPGA與CPLD的區(qū)別 31
2.5 工程中如何選擇FPGA器件 31
2.6 小結(jié) 32
第3章 準(zhǔn)備好開發(fā)環(huán)境 33
3.1 安裝FPGA開發(fā)環(huán)境 33
3.1.1 安裝高云云源軟件 33
3.1.2 安裝ModelSim軟件 35
3.2 開發(fā)平臺(tái)CGD100簡(jiǎn)介 38
3.3 Verilog HDL基本語(yǔ)法 39
3.3.1 Verilog HDL的程序結(jié)構(gòu) 39
3.3.2 數(shù)據(jù)類型及基本運(yùn)算符 42
3.3.3 運(yùn)算符優(yōu)先級(jí)及關(guān)鍵詞 44
3.3.4 賦值語(yǔ)句與塊語(yǔ)句 44
3.3.5 條件語(yǔ)句和分支語(yǔ)句 47
3.4 小結(jié) 48
第二篇 初識(shí)篇
第4章 FPGA設(shè)計(jì)流程—LED流水燈電路 51
4.1 FPGA設(shè)計(jì)流程 51
4.2 流水燈設(shè)計(jì)實(shí)例要求 54
4.3 讀懂電路原理圖 55
4.4 流水燈的設(shè)計(jì)輸入 57
4.4.1 建立FPGA工程 57
4.4.2 Verilog HDL程序輸入 59
4.5 程序文件下載 62
4.6 小結(jié) 64
第5章 從組合邏輯電路學(xué)起 65
5.1 從簡(jiǎn)單的與非門電路開始 65
5.1.1 調(diào)用門級(jí)結(jié)構(gòu)描述與非門 65
5.1.2 二合一的命名原則 66
5.1.3 用門級(jí)電路搭建一個(gè)投票電路 67
5.2 設(shè)計(jì)復(fù)雜一點(diǎn)的投票電路 68
5.2.1 門電路設(shè)計(jì)方法的短板 68
5.2.2 利用assign語(yǔ)句完成門電路功能 69
5.2.3 常用的if…else語(yǔ)句 71
5.2.4 reg與wire的用法區(qū)別 73
5.2.5 記住“＜=”與“=”賦值的規(guī)則 74
5.2.6 非常重要的概念—信號(hào)位寬 75
5.2.7 行為級(jí)建模的5人投票電路 75
5.3 ModelSim仿真電路功能 76
5.3.1 4線-2線編碼器設(shè)計(jì) 77
5.3.2 建立ModelSim工程 78
5.3.3 設(shè)計(jì)測(cè)試激勵(lì)文件 79
5.3.4 查看ModelSim仿真波形 82
5.4 典型組合邏輯電路Verilog HDL設(shè)計(jì) 84
5.4.1 8421BCD編碼器電路 85
5.4.2 8線-3線優(yōu)先編碼器電路 86
5.4.3 74LS138譯碼器電路 88
5.4.4 與if…else語(yǔ)句齊名的case語(yǔ)句 90
5.4.5 數(shù)據(jù)分配器與數(shù)據(jù)選擇器電路 91
5.5 數(shù)碼管靜態(tài)顯示電路設(shè)計(jì) 93
5.5.1 數(shù)碼管的基本工作原理 93
5.5.2 實(shí)例需求及電路原理分析 94
5.5.3 數(shù)碼管顯示電路Verilog HDL設(shè)計(jì) 95
5.5.4 板載測(cè)試 97
5.6 小結(jié) 98
第6章 時(shí)序邏輯電路的靈魂—D觸發(fā)器 101
6.1 深入理解D觸發(fā)器 101
6.1.1 D觸發(fā)器產(chǎn)生一個(gè)時(shí)鐘周期的延時(shí) 101
6.1.2 D觸發(fā)器能工作的時(shí)鐘頻率分析 102
6.2 D觸發(fā)器的描述方法 104
6.2.1 單個(gè)D觸發(fā)器的Verilog HDL設(shè)計(jì) 104
6.2.2 異步復(fù)位的D觸發(fā)器 106
6.2.3 同步復(fù)位的D觸發(fā)器 108
6.2.4 時(shí)鐘使能的D觸發(fā)器 109
6.2.5 D觸發(fā)器的ModelSim仿真 111
6.2.6 其他形式的D觸發(fā)器 112
6.3 初試牛刀—邊沿檢測(cè)電路設(shè)計(jì) 113
6.3.1 邊沿檢測(cè)電路的功能描述 113
6.3.2 邊沿檢測(cè)電路的Verilog HDL設(shè)計(jì) 114
6.3.3 改進(jìn)的邊沿檢測(cè)電路 115
6.4 連續(xù)序列檢測(cè)電路—邊沿檢測(cè)電路的升級(jí) 116
6.4.1 連續(xù)序列檢測(cè)電路設(shè)計(jì) 116
6.4.2 分析Verilog HDL并行語(yǔ)句 118
6.4.3 再論“＜=”與“=”賦值 119
6.4.4 序列檢測(cè)電路的ModelSim仿真 121
6.5 任意序列檢測(cè)器—感受D觸發(fā)器的強(qiáng)大 124
6.5.1 完成飲料質(zhì)量檢測(cè)電路功能設(shè)計(jì) 124
6.5.2 優(yōu)化檢測(cè)電路的設(shè)計(jì)代碼 128
6.6 小結(jié) 129
第7章 時(shí)序邏輯電路的精華—計(jì)數(shù)器 131
7.1 簡(jiǎn)單的十六進(jìn)制計(jì)數(shù)器 131
7.1.1 計(jì)數(shù)器設(shè)計(jì) 131
7.1.2 計(jì)數(shù)器就是加法器和觸發(fā)器 133
7.2 十進(jìn)制計(jì)數(shù)器 134
7.2.1 具有復(fù)位及時(shí)鐘使能功能的計(jì)數(shù)器 134
7.2.2 討論計(jì)數(shù)器的進(jìn)制 135
7.2.3 計(jì)數(shù)器代碼的花式寫法 136
7.3 計(jì)數(shù)器是流水燈的核心 137
7.3.1 設(shè)計(jì)一個(gè)秒信號(hào) 137
7.3.2 流水燈電路的設(shè)計(jì)方案 139
7.3.3 閃爍頻率可控制的流水燈 140
7.3.4 采用移位運(yùn)算設(shè)計(jì)流水燈電路 142
7.4 Verilog的本質(zhì)是并行語(yǔ)言 142
7.4.1 典型的Verilog錯(cuò)誤用法—同一信號(hào)重復(fù)賦值 142
7.4.2 并行語(yǔ)言與順序語(yǔ)言 144
7.4.3 采用并行思維分析信號(hào)重復(fù)賦值問(wèn)題 145
7.5 呼吸燈電路設(shè)計(jì) 146
7.5.1 呼吸燈的工作原理 146
7.5.2 設(shè)計(jì)思路分析 147
7.5.3 亮度實(shí)現(xiàn)模塊Verilog HDL設(shè)計(jì) 147
7.5.4 亮度控制模塊Verilog HDL設(shè)計(jì) 148
7.5.5 頂層模塊Verilog HDL設(shè)計(jì) 150
7.6 小結(jié) 151
第三篇 入門篇
第8章 設(shè)計(jì)簡(jiǎn)潔美觀的秒表電路 155
8.1 設(shè)定一個(gè)目標(biāo)—4位秒表電路 155
8.1.1 明確功能需求 155
8.1.2 形成設(shè)計(jì)方案 156
8.2 頂層文件的Verilog HDL設(shè)計(jì) 157
8.3 設(shè)計(jì)一個(gè)完善的數(shù)碼管顯示模塊 158
8.4 秒表計(jì)數(shù)模塊的Verilog HDL設(shè)計(jì) 160
8.4.1 秒表計(jì)數(shù)電路設(shè)計(jì) 160
8.4.2 秒表計(jì)數(shù)電路的ModelSim仿真 162
8.4.3 簡(jiǎn)潔美觀的秒表計(jì)數(shù)器設(shè)計(jì) 163
8.4.4 實(shí)現(xiàn)秒表的啟停功能 166
8.5 按鍵消抖模塊的Verilog HDL設(shè)計(jì) 166
8.5.1 按鍵消抖產(chǎn)生的原理 166
8.5.2 按鍵消抖模塊Verilog HDL設(shè)計(jì) 167
8.5.3 將按鍵消抖模塊集成到秒表電路中 169
8.6 小結(jié) 169
第9章 數(shù)字密碼鎖電路設(shè)計(jì) 171
9.1 數(shù)字密碼鎖的功能描述 171
9.2 規(guī)劃好數(shù)字密碼鎖的功能模塊 172
9.2.1 數(shù)字密碼鎖總體結(jié)構(gòu)框圖 172
9.2.2 數(shù)字密碼鎖的頂層模塊設(shè)計(jì) 172
9.3 數(shù)字密碼鎖功能子模塊設(shè)計(jì) 174
9.3.1 按鍵消抖模塊Verilog HDL設(shè)計(jì) 174
9.3.2 計(jì)數(shù)模塊Verilog HDL設(shè)計(jì) 175
9.3.3 密碼設(shè)置模塊才是核心模塊 176
9.4 小結(jié) 178
第10章 簡(jiǎn)易電子琴電路設(shè)計(jì) 179
10.1 音符產(chǎn)生原理 179
10.2 琴鍵功能電路設(shè)計(jì) 180
10.2.1 頂層模塊設(shè)計(jì) 180
10.2.2 琴鍵模塊設(shè)計(jì) 182
10.2.3 音符產(chǎn)生模塊設(shè)計(jì) 183
10.3 自動(dòng)演奏樂(lè)曲《梁?！?185
10.3.1 自動(dòng)演奏樂(lè)曲的原理 185
10.3.2 自動(dòng)演奏樂(lè)曲《梁祝》片段 186
10.4 完整的電子琴電路設(shè)計(jì) 189
10.5 小結(jié) 190
第11章 應(yīng)用廣泛的串口通信電路 191
11.1 RS-232串口通信的概念 191
11.2 串口硬件電路原理分析 192
11.3 串口通信電路Verilog HDL設(shè)計(jì) 193
11.3.1 頂層文件的Verilog HDL設(shè)計(jì) 193
11.3.2 時(shí)鐘模塊的Verilog HDL設(shè)計(jì) 195
11.3.3 接收模塊的Verilog HDL設(shè)計(jì) 196
11.3.4 發(fā)送模塊的Verilog HDL設(shè)計(jì) 198
11.3.5 FPGA實(shí)現(xiàn)及板載測(cè)試 199
11.4 采用串口控制秒表電路 201
11.4.1 設(shè)計(jì)需求分析 201
11.4.2 頂層文件的Verilog HDL設(shè)計(jì) 202
11.4.3 秒表時(shí)間獲取模塊Verilog HDL設(shè)計(jì) 204
11.4.4 完善秒表電路頂層模塊Verilog HDL代碼 205
11.4.5 完善秒表計(jì)數(shù)模塊Verilog HDL代碼 207
11.4.6 FPGA實(shí)現(xiàn)及板載測(cè)試 210
11.5 小結(jié) 210
第12章 對(duì)狀態(tài)機(jī)的討論 211
12.1 有限狀態(tài)機(jī)的概念 211
12.2 狀態(tài)機(jī)的Verilog設(shè)計(jì)方法 212
12.2.1 一段式狀態(tài)機(jī)Verilog代碼 212
12.2.2 二段式狀態(tài)機(jī)Verilog代碼 213
12.2.3 三段式狀態(tài)機(jī)Verilog HDL代碼 215
12.3 計(jì)數(shù)器電路的狀態(tài)機(jī)描述方法 216
12.4 序列檢測(cè)器的狀態(tài)機(jī)描述方法 218
12.5 小結(jié) 221
第四篇 提高篇
第13章 基本的時(shí)序約束方法 225
13.1 電路的速度極限 225
13.2 時(shí)序約束方法 227
13.2.1 查看計(jì)數(shù)器的邏輯電路結(jié)構(gòu) 227
13.2.2 計(jì)數(shù)器電路添加時(shí)鐘周期約束 229
13.3 速度與面積的取舍 231
13.3.1 多路加法器電路的結(jié)構(gòu)分析 231
13.3.2 流水線操作的本質(zhì)—討論多路加法器的運(yùn)行速度 233
13.3.3 用一個(gè)加法器完成4路加法 235
13.3.4 串行加法器時(shí)序分析 238
13.4 小結(jié) 238
第14章 采用IP核設(shè)計(jì) 241
14.1 FPGA設(shè)計(jì)中的“拿來(lái)主義”—使用IP核 241
14.1.1 IP核的一般概念 241
14.1.2 FPGA設(shè)計(jì)中的IP核類型 242
14.2 時(shí)鐘IP核 244
14.2.1 全局時(shí)鐘資源 244
14.2.2 采用時(shí)鐘IP核生成多路時(shí)鐘信號(hào) 244
14.3 乘法器IP核 248
14.3.1 乘法器IP核參數(shù)的設(shè)置 248
14.3.2 乘法器IP核的功能仿真 250
14.4 存儲(chǔ)器IP核 251
14.4.1 ROM核 251
14.4.2 RAM核 255
14.5 小結(jié) 260
第15章 采用在線邏輯分析儀調(diào)試程序 261
15.1 在線邏輯分析儀的優(yōu)勢(shì) 261
15.2 GAO的使用流程 262
15.3 采用GAO調(diào)試串口通信程序 263
15.3.1 調(diào)試目的 263
15.3.2 添加GAO到項(xiàng)目中 263
15.3.3 設(shè)置觸發(fā)信號(hào)及觸發(fā)條件 264
15.3.4 設(shè)置捕獲信號(hào)參數(shù) 265
15.3.5 觀察串口收發(fā)信號(hào)波