數(shù)字SoC設(shè)計、驗證與實例

前言
第1章數(shù)字集成電路與SoC介紹1
1.1數(shù)字集成電路技術(shù)1
1.1.1數(shù)字集成電路技術(shù)的發(fā)展歷史1
1.1.2數(shù)字集成電路技術(shù)基礎(chǔ)3
1.2SoC21
1.2.1SoC技術(shù)簡介21
1.2.2SoC設(shè)計流程24
1.2.3兩種SoC設(shè)計流程實例25
第2章數(shù)字SoC的設(shè)計基礎(chǔ)29
2.1硬件描述語言29
2.1.1硬件描述語言與軟件編程語言的區(qū)別29
2.1.2硬件描述語言的發(fā)展歷史30
2.1.3Verilog HDL的可重復(fù)性30
2.1.4硬件抽象級的模型類型31
2.2Verilog HDL基本語法31
2.2.1模塊的基本概念31
2.2.2常量及其數(shù)據(jù)類型32
2.2.3變量及其數(shù)據(jù)類型34
2.2.4運算符及表達(dá)式35
2.2.5塊語句42
2.2.6賦值語句43
2.2.7結(jié)構(gòu)語句 44
2.2.8條件語句和循環(huán)語句45
2.2.9testbench的編寫48
2.3Verilog HDL與數(shù)字電路50
2.3.1數(shù)字電路的類型50
2.3.2Verilog HDL的可綜合與不可綜合51
2.3.3組合邏輯電路的Verilog HDL實例52
2.3.4時序邏輯電路的Verilog HDL實例53
2.3.5狀態(tài)機(jī)的Verilog HDL實例55
第3章FPGA開發(fā)工具——VIVADO基礎(chǔ)入門59
3.1FPGA與VIVADO基本介紹59
3.1.1FPGA基礎(chǔ)原理介紹59
3.1.2以Xilinx7系列為例的 FPGA 內(nèi)部結(jié)構(gòu)簡介60
3.1.3VIVADO操作界面簡介67
3.2VIVADO中的仿真72
3.2.1仿真的含義72
3.2.2仿真的分類72
3.3VIVADO中的綜合基礎(chǔ)72
3.3.1綜合的含義72
3.3.2綜合策略介紹73
3.4VIVADO中的實現(xiàn)基礎(chǔ)77
3.4.1實現(xiàn)的含義77
3.4.2實現(xiàn)的過程簡介78
3.5VIVADO中的約束管理81
3.5.1約束的含義81
3.5.2創(chuàng)建約束的兩種方式82
3.6VIVADO中的IP核86
3.6.1IP核的概念86
3.6.2IP核的分類86
3.7VIVADO示例——并行乘法器設(shè)計、仿真、綜合及其IP核的定制與調(diào)用89
3.7.1四位二進(jìn)制并行乘法器設(shè)計原理89
3.7.2四位并行乘法器代碼編寫以及分析90
3.7.3仿真設(shè)計文件代碼編寫92
3.7.4在VIVADO軟件中進(jìn)行乘法器設(shè)計92
3.7.5在VIVADO軟件中進(jìn)行仿真操作100
3.7.6在VIVADO軟件中進(jìn)行綜合操作107
3.7.7并行乘法器IP核的定制108
3.7.8并行乘法器IP核的調(diào)用115
3.8VIVADO示例——全流程實現(xiàn)基于7Z-Lite開發(fā)板的流水燈功能119
3.8.1流水燈代碼編寫119
3.8.2流水燈代碼的行為級仿真120
3.8.3綜合及引腳約束121
3.8.4流水燈實現(xiàn)過程122
3.8.5流水燈配置文件生成與下載125
第4章Design Compiler的使用127
4.1Design Compiler介紹127
4.1.1ASIC全流程127
4.1.2Design Compiler流程概述128
4.1.3Design Compiler配置129
4.2Synopsys工藝庫使用133
4.2.1什么是工藝庫133
4.2.2庫的結(jié)構(gòu)134
4.2.3庫類135
4.2.4庫級屬性135
4.2.5環(huán)境描述137
4.2.6單元描述142
4.2.7延時模型與計算143
4.3設(shè)計與環(huán)境約束145
4.3.1環(huán)境約束145
4.3.2設(shè)計約束149
4.3.3時鐘約束154
4.3.4綜合示例156
4.4優(yōu)化設(shè)計159
4.4.1DC的兩種綜合模式159
4.4.2DC自動優(yōu)化的三大階段160
4.4.3結(jié)構(gòu)級優(yōu)化161
4.4.4邏輯級優(yōu)化164
4.4.5門級優(yōu)化166
4.4.6多個實例解析167
4.4.7編譯設(shè)計167
4.4.8層次劃分169
4.4.9優(yōu)化時鐘網(wǎng)絡(luò)171
4.4.10優(yōu)化面積172
第5章高級數(shù)字SoC設(shè)計與驗證173
5.1時鐘域173
5.1.1時鐘域的基本概念173
5.1.2同步與異步174
5.1.3門控時鐘180
5.1.4跨時鐘域184
5.1.5非理想時鐘194
5.2靜態(tài)時序分析196
5.2.1靜態(tài)時序分析基本概念196
5.2.2靜態(tài)時序分析相關(guān)參數(shù)197
5.2.3時序路徑201
5.2.4關(guān)鍵參數(shù)計算202
5.2.5時序違例的修復(fù)方法202
5.2.6FPGA時序分析206
5.3數(shù)字SoC驗證211
5.3.1驗證的基本概念 211
5.3.2UVM驗證方法學(xué)212
5.3.3驗證的策略219
5.3.4驗證的方法225
5.3.5驗證的評估227
5.3.6驗證案例228
第6章基于FPGA的數(shù)字SoC設(shè)計243
6.1設(shè)計需求243
6.2設(shè)計方案243
6.2.1SoC整體架構(gòu)243
6.2.2串口簡介244
6.2.3AMBA總線簡介250
6.2.4ARM Cortex-M0 微處理器簡介261
6.3系統(tǒng)設(shè)計265
6.3.1系統(tǒng)硬件搭建265
6.3.2C語言控制程序編寫268
6.4功能仿真271
6.4.1UART模塊仿真271
6.4.2掛載于APB的UART模塊仿真278
6.4.3基于Cortex-M0 的SoC仿真278
6.5SoC綜合與布局布線281
第7章AES加密模塊設(shè)計285
7.1AES算法簡介285
7.1.1AES加密算法原理285
7.1.2AES加密模塊算法實現(xiàn)288
7.2AES算法硬件加速模塊設(shè)計292
7.2.1整體接口設(shè)計292
7.2.2頂層模塊設(shè)計293
7.2.3輸入模塊接口設(shè)計295
7.2.4輸入模塊狀態(tài)機(jī)設(shè)計295
7.2.5加密核模塊接口設(shè)計298
7.2.6加密核模塊299
7.2.7輸出模塊接口設(shè)計305
7.2.8輸出模塊設(shè)計305
7.3AES算法硬件加速模塊仿真307
7.3.1Testbench編寫307
7.3.2ModelSim仿真308
7.3.3仿真結(jié)果分析315
7.3.4ModelSim仿真中可能出現(xiàn)的問題316
7.3.5其他ModelSim常用操作318
7.4AES算法硬件加速模塊綜合319
7.4.1腳本文件介紹319
7.4.2設(shè)計文件修改324
7.4.3Design Compiler綜合操作325
7.4.4綜合結(jié)果分析329
參考文獻(xiàn)334