數(shù)字電子技術(shù)與微控制器應(yīng)用

前言 \n
第1章數(shù)字電子技術(shù)基本概念1 \n
1.1數(shù)字世界是0和1的世界1 \n
1.2模擬信號(hào)和數(shù)字信號(hào)2 \n
1.3時(shí)鐘脈沖信號(hào)及技術(shù)指標(biāo)4 \n
1.4并行通信和串行通信5 \n
1.5數(shù)字電路分類及基本單元6 \n
1.6數(shù)字電子技術(shù)和微控制器的重要性7 \n
思考題8 \n
第2章數(shù)字邏輯基礎(chǔ)9 \n
2.1數(shù)制9 \n
2.1.1幾種常用的數(shù)制9 \n
2.1.2數(shù)制之間的轉(zhuǎn)換11 \n
2.2碼制13 \n
2.2.1二十進(jìn)制碼14 \n
2.2.2格雷碼15 \n
2.2.3奇偶校驗(yàn)碼16 \n
2.2.4字符碼16 \n
2.2.5漢字編碼18 \n
2.3算術(shù)運(yùn)算與邏輯運(yùn)算19 \n
2.3.1算術(shù)運(yùn)算19 \n
2.3.2基本邏輯運(yùn)算及邏輯符號(hào)22 \n
2.3.3復(fù)合邏輯運(yùn)算24 \n
2.3.4邏輯代數(shù)的基本定理和規(guī)則25 \n
2.4邏輯函數(shù)及其表示方法26 \n
2.4.1邏輯函數(shù)的概念26 \n
2.4.2邏輯函數(shù)的表示方法27 \n
2.4.3邏輯函數(shù)各種表示方法之間的 \n
轉(zhuǎn)換31 \n
2.5邏輯函數(shù)的化簡與變換33 \n
2.5.1化簡與變換的意義33 \n
2.5.2代數(shù)化簡法34 \n
2.5.3卡諾圖化簡法35 \n
2.5.4具有無關(guān)項(xiàng)邏輯函數(shù)的化簡36 \n
2.5.5現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)中的化簡37 \n
本章小結(jié)38 \n
思考題和習(xí)題39 \n
第3章集成邏輯門電路42 \n
3.1集成電路的基本概念42 \n
3.1.1集成電路的分類和封裝42 \n
3.1.2集成邏輯門的主要技術(shù)指標(biāo)45 \n
3.1.3常用集成邏輯門型號(hào)47 \n
3.2半導(dǎo)體器件的開關(guān)特性48 \n
3.2.1雙極型晶體管的開關(guān)特性48 \n
3.2.2場效應(yīng)晶體管的開關(guān)特性50 \n
3.3TTL系列集成邏輯門內(nèi)部電路及 \n
電氣特性52 \n
3.3.1TTL與非門的內(nèi)部結(jié)構(gòu)及工作 \n
原理52 \n
3.3.2電壓傳輸特性和噪聲容限54 \n
3.3.3輸入和輸出特性及扇出數(shù)55 \n
3.3.4TTL與非門輸入端負(fù)載特性58 \n
3.3.5TTL集電極開路門和三態(tài) \n
邏輯門58 \n
3.4CMOS集成邏輯門電路61 \n
3.4.1CMOS邏輯電路的基本原理 \n
及其特點(diǎn)62 \n
3.4.2CMOS 緩沖器、漏極開路門和 \n
三態(tài)門65 \n
3.4.3CMOS傳輸門及數(shù)據(jù)選擇器66 \n
3.5集成邏輯器件接口的三要素67 \n
3.5.1TTL與CMOS系列之間的接口 \n
問題68 \n
3.5.2邏輯門電路使用中的幾個(gè)實(shí)際 \n
問題70 \n
本章小結(jié)71 \n
思考題和習(xí)題72 \n
第4章鎖存器和觸發(fā)器77 \n
4.1基本概念77 \n
4.2鎖存器78 \n
4.2.1基本RS鎖存器78 \n
4.2.2時(shí)鐘控制RS鎖存器80 \n
4.2.3時(shí)鐘控制D鎖存器82 \n
4.2.4鎖存器在MCS51系列單片機(jī)硬件 \n
小系統(tǒng)中的應(yīng)用83 \n
4.3觸發(fā)器84 \n
4.3.1維持阻塞D觸發(fā)器85 \n
4.3.2邊沿JK觸發(fā)器89 \n
本章小結(jié)92 \n
思考題和習(xí)題92 \n
第5章可編程邏輯器件96 \n
5.1可編程邏輯器件的發(fā)展歷程及趨勢96 \n
5.1.1可編程邏輯器件的發(fā)展歷史96 \n
5.1.2可編程邏輯器件的發(fā)展趨勢98 \n
5.1.3我國FPGA發(fā)展現(xiàn)狀99 \n
5.2可編程邏輯器件的分類100 \n
5.2.1按集成度分類100 \n
5.2.2按結(jié)構(gòu)分類101 \n
5.2.3按編程工藝分類101 \n
5.3低密度PLD簡介102 \n
5.3.1PLD的邏輯符號(hào)及連線表示 \n
方法102 \n
5.3.2PLD的基本結(jié)構(gòu)框架103 \n
5.3.3低密度PLD結(jié)構(gòu)103 \n
5.4復(fù)雜可編程邏輯器件108 \n
5.4.1CPLD的結(jié)構(gòu)框架及特點(diǎn)108 \n
5.4.2CPLD硬件小系統(tǒng)109 \n
5.5現(xiàn)場可編程門陣列110 \n
5.5.1FPGA的結(jié)構(gòu)框架110 \n
5.5.2FPGA的設(shè)計(jì)流程112 \n
5.5.3CPLD與FPGA的對比總結(jié)113 \n
本章小結(jié)114 \n
思考題和習(xí)題114 \n
第6章Verilog硬件描述語言116 \n
6.1硬件描述語言概述116 \n
6.1.1Verilog HDL和VHDL簡介116 \n
6.1.2Verilog HDL與C語言117 \n
6.1.3Verilog HDL的可綜合性118 \n
6.2Verilog HDL基本結(jié)構(gòu)118 \n
6.3Verilog HDL語法簡介120 \n
6.3.1基本詞法120 \n
6.3.2數(shù)據(jù)類型121 \n
6.3.3操作符123 \n
6.3.4賦值語句125 \n
6.3.5三種描述方式127 \n
6.4層次化設(shè)計(jì)與模塊實(shí)例化132 \n
6.4.1自頂向下的設(shè)計(jì)方法132 \n
6.4.2模塊的實(shí)例化132 \n
6.5有限狀態(tài)機(jī)設(shè)計(jì)134 \n
6.5.1有限狀態(tài)機(jī)的概念簡介134 \n
6.5.2有限狀態(tài)機(jī)設(shè)計(jì)的一般原則和 \n
步驟135 \n
6.6仿真驗(yàn)證135 \n
6.6.1測試平臺(tái)搭建136 \n
6.6.2時(shí)鐘和復(fù)位信號(hào)的產(chǎn)生方法136 \n
本章小結(jié)138 \n
思考題和習(xí)題139 \n
第7章組合邏輯電路與器件140 \n
7.1 組合邏輯電路的基本概念和器件 \n
符號(hào)140 \n
7.1.1組合邏輯電路的基本概念140 \n
7.1.2中規(guī)模集成邏輯器件的符號(hào)141 \n
7.2譯碼器和編碼器142 \n
7.2.1地址譯碼器142 \n
7.2.2地址譯碼器的應(yīng)用144 \n
7.2.3數(shù)碼管和BCD七段顯示 \n
譯碼器146 \n
7.2.4編碼器150 \n
7.2.5基于Verilog HDL的譯碼器和 \n
編碼器設(shè)計(jì)152 \n
7.3多路選擇器和多路分配器156 \n
7.3.1多路選擇器的功能描述157 \n
7.3.2多路選擇器的擴(kuò)展和應(yīng)用157 \n
7.3.3多路分配器159 \n
7.3.4基于Verilog HDL的多路選擇器 \n
設(shè)計(jì)160 \n
7.4加法器和比較器161 \n
7.4.1兩個(gè)1位二進(jìn)制加法器161 \n
7.4.2先行進(jìn)位的多位二進(jìn)制加法器162 \n
7.4.3數(shù)值比較器165 \n
7.4.4基于Verilog HDL的加法器和 \n
比較器設(shè)計(jì)167 \n
7.5算術(shù)/邏輯運(yùn)算單元169 \n
7.5.1芯片級ALU169 \n
7.5.2基于Verilog HDL的ALU設(shè)計(jì)169 \n
本章小結(jié)170 \n
思考題和習(xí)題171 \n
第8章時(shí)序邏輯電路與器件173 \n
8.1時(shí)序邏輯電路的結(jié)構(gòu)、分類和描述 \n
方式173 \n
8.2基于觸發(fā)器時(shí)序邏輯電路的分析和 \n
設(shè)計(jì)175 \n
8.2.1觸發(fā)器構(gòu)成的時(shí)序邏輯電路 \n
分析175 \n
8.2.2觸發(fā)器構(gòu)成的時(shí)序邏輯電路 \n
設(shè)計(jì)178 \n
8.2.3基于有限狀態(tài)機(jī)的時(shí)序邏輯電路 \n
設(shè)計(jì)181 \n
8.3集成計(jì)數(shù)器183 \n
8.3.1異步集成計(jì)數(shù)器184 \n
8.3.2同步集成計(jì)數(shù)器185 \n
8.3.3集成計(jì)數(shù)器的擴(kuò)展與應(yīng)用187 \n
8.3.4微控制器片內(nèi)的計(jì)數(shù)器192 \n
8.3.5基于Verilog HDL的計(jì)數(shù)器 \n
設(shè)計(jì)192 \n
8.4寄存器193 \n
8.4.1寄存器及應(yīng)用194 \n
8