數(shù)字電路與系統(tǒng)（第4版）

目 錄
第1章 數(shù)字邏輯基礎(chǔ) 1
1．1 概述 1
1．2 數(shù)制與編碼 3
1．3 邏輯代數(shù)與運算法則 10
1．3．1 基本邏輯運算 10
1．3．2 邏輯代數(shù)的基本定律 11
1．3．3 邏輯代數(shù)的基本規(guī)則 11
1．4 邏輯函數(shù)的標準形式 12
1．4．1 最小項和標準與或式 12
1．4．2 最大項和標準或與式 14
1．4．3 最大項與最小項的關(guān)系 15
1．5 邏輯函數(shù)的公式化簡法 16
1．6 邏輯函數(shù)的卡諾圖化簡法 17
1．6．1 卡諾圖 17
1．6．2 用卡諾圖表示邏輯函數(shù) 18
1．6．3 用卡諾圖化簡邏輯函數(shù) 18
1．6．4 具有隨意項的邏輯函數(shù)化簡 20
1．6．5 引入變量卡諾圖 22
習(xí)題 22
第2章 邏輯門電路 30
2．1 概述 30
2．2 邏輯門電路介紹 30
2．2．1 基本邏輯門電路 30
2．2．2 復(fù)合邏輯門電路 31
2．3 TTL邏輯門電路 33
2．3．1 TTL與非門 33
2．3．2 TTL與非門的電氣特性 36
2．3．3 其他類型TTL門電路 38
2．4 MOS門電路 43
2．4．1 NMOS門電路 43
2．4．2 CMOS電路 45
2．4．3 CMOS電路特點 47
2．4．4 集成電路使用注意事項 47
2．5 TTL與CMOS電路的連接 48
2．6 TTL、CMOS常用芯片介紹 49
習(xí)題 50
第3章 組合邏輯電路 57
3．1 組合邏輯電路分析 57
3．2 組合邏輯電路設(shè)計 58
3．3 典型組合邏輯電路―編碼器 61
3．3．1 普通編碼器 61
3．3．2 優(yōu)先編碼器 62
3．4 典型組合邏輯電路―譯碼器 65
3．4．1 二進制譯碼器 65
3．4．2 碼制變換譯碼器 68
3．4．3 顯示譯碼器 69
3．5 典型組合邏輯電路―數(shù)據(jù)選擇器 73
3．5．1 數(shù)據(jù)選擇器 73
3．5．2 數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù) 74
3．6 典型組合邏輯電路―數(shù)值比較器 76
3．6．1 一位數(shù)值比較器 77
3．6．2 四位數(shù)值比較器7485 77
3．6．3 數(shù)值比較器的位數(shù)擴展 78
3．7 典型組合邏輯電路―加法電路 78
3．7．1 半加器 79
3．7．2 全加器 79
3．7．3 超前進位加法器74283 80
*3．8 組合邏輯電路的競爭冒險 82
3．8．1 競爭冒險的分類與判別 82
3．8．2 競爭冒險消除方法 83
習(xí)題 84
第4章 觸發(fā)器 90
4．1 電平觸發(fā)的觸發(fā)器 90
4．1．1 基本RS觸發(fā)器 90
4．1．2 時鐘觸發(fā)器 94
4．2 脈沖觸發(fā)的觸發(fā)器 99
4．2．1 主從RS觸發(fā)器 99
4．2．2 主從JK觸發(fā)器 100
4．3 邊沿觸發(fā)的觸發(fā)器 104
4．3．1 TTL邊沿觸發(fā)器 104
4．3．2 CMOS邊沿觸發(fā)器 107
4．4 觸發(fā)器的分類和區(qū)別 109
*4．5 觸發(fā)器之間的轉(zhuǎn)換 111
4．6 觸發(fā)器的典型應(yīng)用 112
習(xí)題 113
第5章 時序邏輯電路 119
5．1 時序邏輯電路的基本概念 119
5．1．1 時序邏輯電路的結(jié)構(gòu)及特點 119
5．1．2 時序邏輯電路的分類 120
5．1．3 時序邏輯電路的表示方法 120
5．2 同步時序邏輯電路的一般分析方法 121
5．3 同步時序邏輯電路的設(shè)計 124
5．4 計數(shù)器 132
5．4．1 4位二進制同步集成計數(shù)器74161 132
5．4．2 8421BCD碼同步加法計數(shù)器74160 133
5．4．3 同步二進制加法計數(shù)器74163 134
5．4．4 二-五-十進制異步加法計數(shù)器74290 134
5．4．5 集成計數(shù)器的應(yīng)用 136
5．5 寄存器 141
5．5．1 寄存器74175 141
5．5．2 移位寄存器 142
5．5．3 集成移位寄存器74194 143
5．5．4 移位寄存器構(gòu)成的移位型計數(shù)器 145
5．6 序列信號發(fā)生器 147
5．6．1 計數(shù)型序列信號發(fā)生器 147
5．6．2 移位型序列信號發(fā)生器 148
習(xí)題 150
第6章 脈沖波形的產(chǎn)生與變換 157
6．1 矩形脈沖信號的基本參數(shù) 157
6．2 555定時器 157
6．3 施密特觸發(fā)器 158
6．3．1 555定時器構(gòu)成的施密特觸發(fā)器 159
6．3．2 門電路構(gòu)成的施密特觸發(fā)器 160
6．3．3 集成施密特觸發(fā)器 161
6．3．4 施密特觸發(fā)器的應(yīng)用 162
6．4 單穩(wěn)態(tài)觸發(fā)器 164
6．4．1 TTL與非門組成的微分型單穩(wěn)態(tài)觸發(fā)器 164
6．4．2 555定時器構(gòu)成的單穩(wěn)態(tài)觸發(fā)器 166
6．4．3 集成單穩(wěn)態(tài)觸發(fā)器 167
6．4．4 單穩(wěn)態(tài)觸發(fā)器的應(yīng)用 170
6．5 多諧振蕩器 172
6．5．1 555定時器構(gòu)成的多諧振蕩器 173
6．5．2 TTL與非門構(gòu)成的多諧振蕩器 175
6．5．3 石英晶體振蕩器 176
6．5．4 施密特觸發(fā)器構(gòu)成的多諧振蕩器 177
6．5．5 多諧振蕩器的應(yīng)用 179
習(xí)題 179
第7章 數(shù)模轉(zhuǎn)換與模數(shù)轉(zhuǎn)換 184
7．1 數(shù)模轉(zhuǎn)換電路 184
7．1．1 數(shù)模轉(zhuǎn)換關(guān)系 184
7．1．2 權(quán)電阻網(wǎng)絡(luò)DAC 185
7．1．3 R-2R梯形電阻網(wǎng)絡(luò)DAC 186
7．1．4 R-2R倒梯形電阻網(wǎng)絡(luò)DAC 187
7．1．5 電流激勵DAC 188
7．1．6 集成數(shù)模轉(zhuǎn)換電路 188
7．1．7 DAC的主要技術(shù)指標 193
7．2 模數(shù)轉(zhuǎn)換電路 195
7．2．1 ADC的工作過程 195
7．2．2 并行比較型ADC 198
7．2．3 并/串型ADC 200
7．2．4 逐次逼近型ADC 201
7．2．5 雙積分型ADC 203
7．2．6 集成ADC 204
7．2．7 ADC的主要技術(shù)指標 207
習(xí)題 208
第8章 半導(dǎo)體存儲器及可編程邏輯器件 212
8．1 半導(dǎo)體存儲器概述 212
8．1．1 半導(dǎo)體存儲器的分類 212
8．1．2 存儲器的技術(shù)指標 213
8．2 隨機存儲器（RAM） 213
8．2．1 RAM的基本結(jié)構(gòu) 213
8．2．2 RAM芯片簡介 217
8．2．3 RAM的容量擴展 218
8．3 只讀存儲器（ROM） 220
8．3．1 ROM的分類 220
8．3．2 ROM的結(jié)構(gòu)與基本原理 221
8．3．3 ROM應(yīng)用 222
*8．4 可編程邏輯器件（PLD） 225
8．4．1 可編程邏輯器件概述 225
8．4．2 可編程邏輯器件的基本結(jié)構(gòu)和電路表示方法 226
8．4．3 復(fù)雜可編程邏輯器件（CPLD） 228
8．4．4 現(xiàn)場可編程門陣列（FPGA） 232
8．4．5 CPLD/FPGA設(shè)計方法與編程技術(shù) 237
習(xí)題 240
第9章 數(shù)字系統(tǒng)設(shè)計基礎(chǔ) 246
9．1 數(shù)字系統(tǒng)概述 246
9．1．1 數(shù)字系統(tǒng)的結(jié)構(gòu) 246
9．1．2 數(shù)字系統(tǒng)的定時 246
9．1．3 數(shù)字系統(tǒng)設(shè)計的一般過程 247
9．2 ASM圖表 247
9．2．1 ASM圖表的符號 247
9．2．2 ASM圖表的含義 249
9．2．3 ASM圖表的建立 250
9．3 數(shù)字系統(tǒng)設(shè)計 251
習(xí)題 260
第10章 硬件描述語言Verilog HDL 262
10．1 Verilog HDL的基本知識 262
10．1．1 什么是Verilog HDL 262
10．1．2 Verilog HDL的發(fā)展歷史 262
10．1．3 Verilog HDL程序的基本結(jié)構(gòu) 263
10．2 Verilog HDL的基本元素 265
10．2．1 注釋符 265
10．2．2 標識符 266
10．2．3 關(guān)鍵字 266
10．2．4 間隔符 266
10．2．5 操作符 266
10．2．6 數(shù)據(jù)類型 270
10．3 Verilog HDL的基本語句 275
10．3．1 過程結(jié)構(gòu)語句 275
10．3．2 語句塊 277
10．3．3 時序控制 278
10．3．4 賦值語句 279
10．3．5 分支語句 280
10．3．6 循環(huán)語句 282
10．4 Verilog HDL程序設(shè)計實例 283
10．4．1 基本邏輯門電路設(shè)計 283
10．4．2 組合邏輯電路設(shè)計 286
10．4．3 時序邏輯電路設(shè)計 292
10．4．4 數(shù)字系統(tǒng)設(shè)計實例 298
10．5 Verilog HDL的模擬仿真 301
10．5．1 Quartus II開發(fā)軟件 301
10．5．2 ModelSim開發(fā)軟件 302
10．5．3 仿真實例 302
習(xí)題 310
參考文獻 311