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內(nèi)容簡介

　　網(wǎng)絡(luò)處理器是面向網(wǎng)絡(luò)領(lǐng)域的專用處理器，作為網(wǎng)絡(luò)流量處理的核心芯片，被廣泛地應(yīng)用于路由器、交換機以及網(wǎng)絡(luò)中間盒等設(shè)備中。由于不同網(wǎng)絡(luò)應(yīng)用環(huán)境對網(wǎng)絡(luò)處理器的可編程性、性能以及成本等方面的不同需求，主流網(wǎng)絡(luò)處理器具有不同的設(shè)計目標，呈現(xiàn)出不同的設(shè)計特點。本書在系統(tǒng)分析高性能網(wǎng)絡(luò)處理器和處理模型典型架構(gòu)的基礎(chǔ)上，介紹粗粒度數(shù)據(jù)流網(wǎng)絡(luò)處理器以及可重構(gòu)通用多核網(wǎng)絡(luò)處理器，并對網(wǎng)絡(luò)處理器分組處理等關(guān)鍵技術(shù)展開討論，希望可以對新型網(wǎng)絡(luò)處理器架構(gòu)設(shè)計和關(guān)鍵技術(shù)研究有所幫助。本書可供網(wǎng)絡(luò)處理器相關(guān)科研工作者和工程技術(shù)人員參考，也可作為高等院校網(wǎng)絡(luò)硬件設(shè)計相關(guān)專業(yè)研究生的教學參考書。

作者簡介

暫缺《高性能網(wǎng)絡(luò)處理器體系結(jié)構(gòu)及關(guān)鍵技術(shù)》作者簡介

圖書目錄

第1章緒論
1.1 網(wǎng)絡(luò)處理器的興起與發(fā)展
1.1.1 網(wǎng)絡(luò)處理器的演化歷程
1.1.2 網(wǎng)絡(luò)處理器的特征結(jié)構(gòu)
1.1.3 高性能網(wǎng)絡(luò)處理器的應(yīng)用需求
1.2 高性能網(wǎng)絡(luò)處理器的設(shè)計挑戰(zhàn)
第2章外相關(guān)工作
2.1 網(wǎng)絡(luò)處理器體系結(jié)構(gòu)
2.1.1 控制流網(wǎng)絡(luò)處理器體系結(jié)構(gòu)
2.1.2 數(shù)據(jù)流網(wǎng)絡(luò)處理器體系結(jié)構(gòu)
2.2 網(wǎng)絡(luò)處理器硬件加速
2.2.1 協(xié)處理器與指令
2.2.2 硬件加速資源合成
2.3 異構(gòu)網(wǎng)絡(luò)處理器協(xié)同處理模式
2.3.1 Look-aside協(xié)同處理模型
2.3.2 In-1ine協(xié)同處理模型
2.4 本章小結(jié)
第3章粗粒度數(shù)據(jù)流網(wǎng)絡(luò)處理器
3.1 粗粒度數(shù)據(jù)流網(wǎng)絡(luò)處理器結(jié)構(gòu)
3.1.1 基本概念
3.1.2 DvnaNP體系結(jié)構(gòu)
3.2 粗粒度數(shù)據(jù)流網(wǎng)絡(luò)處理器處理模型
3.2.1 核心處理單元
3.2.2 入口/出口管理引擎
3.2.3 共享資源訪問單元
3.2.4 全局調(diào)度器
3.3 硬件加速資源自動合成機制
3.3.1 整體設(shè)計
3.3.2 硬件加速資源選擇算法
3.3.3 DvnaHB工具鏈
3.4 處理資源分配調(diào)度機制
3.4.1 整體設(shè)計
3.4.2 處理資源靜態(tài)分配
3.4.3 令牌處理路徑動態(tài)調(diào)度
3.5 本章小結(jié)
第4章可重構(gòu)通用多核網(wǎng)絡(luò)處理器
4.1 可重構(gòu)通用多核網(wǎng)絡(luò)處理器架構(gòu)設(shè)計
4.1.1 問題和需求分析
4.1.2 PicoArch模型及其特點
4.1.3 PicoArch協(xié)同處理流程
4.2 可重構(gòu)協(xié)同分組處理模型
4.2.1 整體設(shè)計
4.2.2 協(xié)議無關(guān)匹配部件
4.2.3 動作處理部件
4.3 協(xié)議無關(guān)可編程解析器
4.3.1 可編程解析器設(shè)計背景
4.3.2 可編程解析器設(shè)計
4.3.3 可編程解析器關(guān)鍵模塊設(shè)計
4.4 網(wǎng)絡(luò)功能快速重構(gòu)技術(shù)
4.4.1 需求分析和方案設(shè)計