計(jì)算機(jī)組織與結(jié)構(gòu)（第2版）

第1章 計(jì)算機(jī)系統(tǒng)概述
1.1 計(jì)算機(jī)的發(fā)展歷程
1.2 計(jì)算機(jī)的種類
1.3 計(jì)算機(jī)的性能與評(píng)測(cè)
1.3.1 計(jì)算機(jī)的性能指標(biāo)
1.3.2 計(jì)算機(jī)的性能評(píng)測(cè)
1.4 計(jì)算機(jī)的基本組成
1.5 計(jì)算機(jī)語言
1.6 計(jì)算機(jī)系統(tǒng)的分層組織結(jié)構(gòu)
本章小結(jié)
習(xí)題
第2章 數(shù)據(jù)的機(jī)器級(jí)表示及運(yùn)算
2.1 數(shù)制及轉(zhuǎn)換
2.1.1 進(jìn)位記數(shù)制
2.1.2 數(shù)制的轉(zhuǎn)換
2.2 數(shù)值數(shù)據(jù)的機(jī)器表示
2.2.1 數(shù)據(jù)的機(jī)器數(shù)表示
2.2.2 定點(diǎn)數(shù)和浮點(diǎn)數(shù)
2.3 非數(shù)值數(shù)據(jù)的機(jī)器表示
2.3.1 二進(jìn)制編碼的十進(jìn)制數(shù)
2.3.2 字符編碼
2.3.3 漢字的表示方法
2.4 定點(diǎn)數(shù)的運(yùn)算及實(shí)現(xiàn)
2.4.1 定點(diǎn)數(shù)的加減運(yùn)算
2.4.2 定點(diǎn)數(shù)的乘法運(yùn)算
2.4.3 定點(diǎn)數(shù)的除法運(yùn)算
2.5 浮點(diǎn)數(shù)的運(yùn)算
2.5.1 浮點(diǎn)數(shù)的加減運(yùn)算
2.5.2 浮點(diǎn)數(shù)的乘除運(yùn)算
2.6 數(shù)據(jù)校驗(yàn)碼
2.6.1 奇偶校驗(yàn)碼
2.6.2 漢明校驗(yàn)碼
2.6.3 循環(huán)冗余校驗(yàn)碼
本章小結(jié)
習(xí)題
第3章 匯編級(jí)機(jī)器組織
3.1 匯編級(jí)機(jī)器指令系統(tǒng)
3.1.1 指令系統(tǒng)的發(fā)展
3.1.2 指令系統(tǒng)性能的要求
3.1.3 指令操作的種類
3.2 指令格式
3.2.1 指令字長(zhǎng)
3.2.2 地址碼
3.2.3 操作碼
3.3 數(shù)據(jù)的存儲(chǔ)與尋址方式
3.3.1 數(shù)據(jù)的存儲(chǔ)方式
3.3.2 尋址方式
3.4 指令集架構(gòu)
3.4.1 CISC和RISC
3.4.2 典型指令集架構(gòu)
3.5 指令系統(tǒng)舉例
3.5.1 Intel 80x86指令系統(tǒng)
3.5.2 RISC-V指令系統(tǒng)
本章小結(jié)
習(xí)題
第4章 存儲(chǔ)系統(tǒng)組織與結(jié)構(gòu)
4.1 存儲(chǔ)系統(tǒng)概述
4.1.1 存儲(chǔ)器的組織
4.1.2 存儲(chǔ)器的分類
4.1.3 存儲(chǔ)器的分層結(jié)構(gòu)
4.2 半導(dǎo)體存儲(chǔ)器
4.2.1 半導(dǎo)體存儲(chǔ)器的種類
4.2.2 半導(dǎo)體存儲(chǔ)器的組成與工作原理
4.2.3 內(nèi)存條
4.2.4 主存儲(chǔ)器的設(shè)計(jì)
4.3 交叉存儲(chǔ)技術(shù)
4.4 高速緩沖存儲(chǔ)器
4.4.1 cache實(shí)現(xiàn)的基本原理
4.4.2 主存與cache的地址映射
4.4.3 替換算法
4.4.4 cache的寫策略
4.4.5 cache性能分析
4.4.6 cache舉例：Pentium IV的cache組織
4.5 虛擬存儲(chǔ)器
4.5.1 虛擬存儲(chǔ)器實(shí)現(xiàn)的基本原理
4.5.2 虛擬存儲(chǔ)器的分頁式管理
4.5.3 虛擬存儲(chǔ)器的分段式管理
4.5.4 虛擬存儲(chǔ)器的段頁式管理
4.5.5 虛擬存儲(chǔ)器的替換策略
4.5.6 虛擬存儲(chǔ)器舉例：Pentium的虛擬存儲(chǔ)器組織
本章小結(jié)
習(xí)題
第5章 輸入輸出系統(tǒng)組織
5.1 輸入輸出系統(tǒng)概述
5.1.1 輸入輸出設(shè)備
5.1.2 輸入輸出接口
5.1.3 輸入輸出設(shè)備的編址與管理
5.2 輸入輸出控制方式
5.2.1 程序控制方式
5.2.2 中斷控制方式
5.2.3 DMA控制方式
5.2.4 通道控制方式
5.3 外部存儲(chǔ)器
5.3.1 磁盤存儲(chǔ)器
5.3.2 磁帶存儲(chǔ)器
5.3.3 光盤存儲(chǔ)器
5.4 RAID技術(shù)
本章小結(jié)
習(xí)題
第6章 總線與接口組織
6.1 部件的互連結(jié)構(gòu)
6.2 總線互連
6.2.1 總線的基本概念
6.2.2 總線互連結(jié)構(gòu)
6.2.3 總線的控制方式
6.3 總線標(biāo)準(zhǔn)及舉例
6.3.1 總線標(biāo)準(zhǔn)
6.3.2 ISA總線
6.3.3 PCI總線
6.3.4 PCI-X總線
6.3.5 PCI-E總線
6.3.6 現(xiàn)代微機(jī)的總線配置
6.4 外部總線接口
6.4.1 SCSI接口
6.4.2 USB接口
6.4.3 USB Type-C接口
本章小結(jié)
習(xí)題
第7章 CPU組織與結(jié)構(gòu)
7.1 CPU的功能和組成
7.1.1 CPU的功能
7.1.2 CPU的基本組成
7.1.3 CPU的寄存器組織
7.2 指令周期
7.2.13 個(gè)時(shí)間概念
7.2.2 典型指令的指令周期
7.2.3 指令周期的方框圖語言描述
7.3 CPU的時(shí)序和控制
7.3.1 CPU的時(shí)序系統(tǒng)
7.3.2 CPU的控制方式
7.4 控制部件的硬布線實(shí)現(xiàn)
7.4.1 硬布線控制器的基本原理
7.4.2 硬布線控制器設(shè)計(jì)舉例
7.4.3 硬布線控制器的缺點(diǎn)及其改進(jìn)
7.5 微程序控制器
7.5.1 微程序控制的基本概念
7.5.2 微程序控制器的組成
7.5.3 微程序設(shè)計(jì)舉例
7.5.4 微程序控制的特點(diǎn)
7.6 微程序設(shè)計(jì)技術(shù)
7.6.1 微命令編碼
7.6.2 微地址的形成方法
7.6.3 微指令的格式及執(zhí)行方式
7.7 典型CPU及主要技術(shù)
7.7.1 Intel CPU
7.7.2 Intel 2代Core處理器
本章小結(jié)
習(xí)題
第8章 并行組織與結(jié)構(gòu)
8.1 計(jì)算機(jī)系統(tǒng)的并行性
8.1.1 計(jì)算機(jī)體系結(jié)構(gòu)的概念
8.1.2 體系結(jié)構(gòu)中的并行性
8.1.3 提高并行性的技術(shù)途徑
8.2 流水線技術(shù)
8.2.1 流水線的基本概念
8.2.2 流水線的分類
8.2.3 流水線的主要性能參數(shù)
8.2.4 流水線的相關(guān)問題
8.2.5 超流水線技術(shù)
8.3 多處理機(jī)系統(tǒng)
8.3.1 多處理