使用SystemVerilog進行RTL建模：基于SystemVerilog的ASIC與FPGA設計

目錄
第1章 SystemVerilog仿真與綜合 1
1.1 Verilog和System Verilog的區(qū)別 2
1.2 RTL 和門級建模 7
1.3 定義System Verilog的RTL綜合子集 12
1.4 針對ASIC和FPGA的建模 12
1.5 System Verilog仿真 16
1.6 數(shù)字綜合 29
1.7 System Veriloglint檢查器 33
1.8 邏輯等價檢查器 33
1.9 小結(jié) 34
第2章 RTL建?；A 35
2.1 模塊和過程塊 36
2.2 System Verilog語言規(guī)則 37
2.3 模 塊 49
2.4 模塊實例和層次結(jié)構(gòu) 51
2.5 小 結(jié) 56
第3章 線網(wǎng)和變量類型 57
3.1 4 態(tài)數(shù)據(jù)值 58
3.2 文本值（數(shù)字） 58
3.3 類型和數(shù)據(jù)類型 63
3.4 變量類型 63
3.5 線網(wǎng)類型 72
3.6 端口聲明 79
3.7 線網(wǎng)和變量的非合并數(shù)組 85
3.8 參數(shù)常量 89
3.9 常量變量 94
3.10 小結(jié) 95
第4章 用戶定義的類型和包 97
4.1 用戶定義類型 98
4.2 System Verilog包 99
4.3 $unit命名空間 108
4.4 枚舉類型 110
4.5 結(jié)構(gòu)體 119
4.6 聯(lián)合體 125
4.7 使用結(jié)構(gòu)體和聯(lián)合體的數(shù)組 131
4.8 小 結(jié) 133
第5章 RTL表達式運算符 137
5.1 運算符表達式規(guī)則 138
5.2 連接和復制運算符 142
5.3 條件運算符 146
5.4 位運算符 149
5.5 歸約運算符 153
5.6 邏輯運算符 155
5.7 比較運算符 160
5.8 全等運算符 163
5.9 集合成員關系運算符 165
5.10 移位運算符 168
5.1 1 流操作符（打包和解包） 175
5.1 2 算術運算符 177
5.1 3 增量和減量運算符 182
5.1 4 賦值運算符 188
5.1 5 類型轉(zhuǎn)換運算符和類型轉(zhuǎn)換 190
5.1 6 運算符優(yōu)先級 200
5.1 7 總結(jié) 202
第6章 RTL編程語句 203
6.1 System Verilog過程塊 204
6.2 決策語句 209
6.3 循環(huán)語句 221
6.4 跳轉(zhuǎn)語句 232
6.5 空操作語句 234
6.6 RTL 建模中的函數(shù)和任務 236
6.7 小結(jié) 242
第7章 組合邏輯建模 243
7.1 連續(xù)賦值（布爾表達式） 244
7.2 always和always_comb過程塊 248
7.3 使用函數(shù)表示組合邏輯 255
7.4 組合邏輯決策優(yōu)先級 256
7.5 小結(jié) 262
第8章 時序邏輯建模 265
8.1 觸發(fā)器和寄存器的RTL 模型 266
8.2 建模有限狀態(tài)機（FSM） 290
8.3 建模內(nèi)存設備（如RAM） 308
8.4 小 結(jié) 312
第9章 建模鎖存器和避免非設計意圖的鎖存器 313
9.1 鎖存器建模 314
9.2 非設計意圖的鎖存器 318
9.3 在不完整的決策中避免產(chǎn)生鎖存器 320
9.4 小結(jié) 341
第10章 通信總線建模——接口端口（interface ports） 343
10.1 接口的概念 344
10.2 將interface用作模塊端口 354
10.3 接口的modports 356
10.4 接口方法（任務和函數(shù)） 361
10.5 接口過程代碼 364
10.6 參數(shù)化接口 366
10.7 綜合接口 367
10.8 小結(jié) 370
附錄 371
附錄A *佳實踐指南 372
附錄B System Verilog關鍵字 377
附錄C RTL模型中的X態(tài)樂觀與X態(tài)悲觀 382
附錄D 其他資源 420