ASIC設計與綜合

　　本書全面介紹使用Verilog進行RTL設計的ASIC設計流程和綜合方法。本書共20章，內容包括ASIC設計流程、時序設計、多時鐘域設計、低功耗的設計考慮因素、架構和微架構設計、設計約束和SDC命令、綜合和優(yōu)化技巧、可測試性設計、時序分析、物理設計、典型案例等。本書提供了大量的練習題和案例分析，可以幫助讀者更好地理解和掌握所學的知識。

　　2009年4月獲得西北工業(yè)大學信號與信息處理專業(yè)碩士學位西安微電子技術研究所（中國航天科技集團公司第九研究院771所）微電子學與固體電子學、計算機科學與技術曾發(fā)表《一種面向多核DSP芯片的低功耗驗證方法》、《一種RS（24，20）碼編譯碼器設計》、《超聲調制聲頻定向傳播性能研究》、《基于層次化事件隊列的賦值操作應用》等多篇文章，擁有《一種用于低功耗設計的可重用仿真驗證方法》、《一種用于低功耗設計的可重用仿真驗證方法》等多項專利