ASIC設(shè)計與綜合

　　本書全面介紹使用Verilog進行RTL設(shè)計的ASIC設(shè)計流程和綜合方法。本書共20章，內(nèi)容包括ASIC設(shè)計流程、時序設(shè)計、多時鐘域設(shè)計、低功耗的設(shè)計考慮因素、架構(gòu)和微架構(gòu)設(shè)計、設(shè)計約束和SDC命令、綜合和優(yōu)化技巧、可測試性設(shè)計、時序分析、物理設(shè)計、典型案例等。本書提供了大量的練習(xí)題和案例分析，可以幫助讀者更好地理解和掌握所學(xué)的知識。

　　2009年4月獲得西北工業(yè)大學(xué)信號與信息處理專業(yè)碩士學(xué)位西安微電子技術(shù)研究所（中國航天科技集團公司第九研究院771所）微電子學(xué)與固體電子學(xué)、計算機科學(xué)與技術(shù)曾發(fā)表《一種面向多核DSP芯片的低功耗驗證方法》、《一種RS（24，20）碼編譯碼器設(shè)計》、《超聲調(diào)制聲頻定向傳播性能研究》、《基于層次化事件隊列的賦值操作應(yīng)用》等多篇文章，擁有《一種用于低功耗設(shè)計的可重用仿真驗證方法》、《一種用于低功耗設(shè)計的可重用仿真驗證方法》等多項專利